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Eine Technologie kann von einem verhältnismäßig schmalen Berufsfeld weithin bekannt werden. Es gibt historische Gründe und es ist auch von der Förderung von berühmten Firmen untrennbar. Es ist Apple, das der Öffentlichkeit Schlückchen holt, und das moderne Verpacken kann weitverbreitete öffentliche Aufmerksamkeit erregen. Weil TSMC (TSMC).
Apple sagte, dass mein I Gebrauch aufpassen, an Technologie zu nippen, und Schlückchen bekannt weit seit damals; TSMC sagte, dass zusätzlich zu neuer Technologie, ich auch mich im modernen Verpacken engagieren möchte, und das moderne Verpacken ist durch die Industrie als erwähnt worden, den gleichen wichtigen Status als neue Technologie habend.
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In den letzten Jahren sind moderne Verpackungstechniken fortgefahren aufzutauchen, und neue Ausdrücke sind auch nacheinander aufgetaucht und Leute eine wenig Blendung gemacht. Zur Zeit gibt es mindestens Dutzende der modernen verpacken-bedingten Namen, die aufgelistet werden können.
Zum Beispiel: Skala-Paket WLP (Oblaten-Niveau-Paket), FIWLP (Fan-im Oblaten-Niveau-Paket), FOWLP (Fan--Herausoblaten-Niveau-Paket), des eWLB (bettete Oblaten-Niveau BallGrid- einreihe), CSP (Chip Scale Package), WLCSP (Oblaten-Niveau-Chip)), Kuh (Chip auf Oblate), wow (Oblate auf Oblate), FOPLP (Fan--Herausplatten-Niveau-Paket), Informationen (integrierter Fan-Heraus), CoWoS (Chip-auf-Oblate-auf-Substrat), HBM (hohes Bandbreite Gedächtnis), HMC (hybrides MemoryCube), Breit-IO (breites Input/Output), EMIB (eingebettete Multi-Würfel Interconect-Brücke), Foveros, mit--EMIB, ODI (Allrichtungsverbindung), 3D IC, SoIC, X-Würfel… usw.… diese sind alle moderne Verpackungstechniken.
Wie man diese modernen Verpackungstechniken der Blendung unterscheidet und versteht? Dieses ist, was dieser Artikel dem Leser sagt.
Zuerst zwecks die Unterscheidung zu erleichtern, teilen wir das moderne Verpacken in zwei Kategorien unter:① Moderne Verpackungstechnik basiert auf flacher x-yerweiterung, hauptsächlich durch RDL für Signalerweiterung und -verbindung; ② moderne Verpackungstechnik, die auf Z-Achsenerweiterung, hauptsächlich durch TSV basiert, führt Signalerweiterung und -verbindung durch.

Moderne Verpackungstechnik basiert auf flacher x-yerweiterung
Die X-Yfläche hier bezieht sich die auf X-Yfläche der Oblate oder des Chips. Die Besonderheit dieser Art des Pakets ist, dass es keine TSV durch Silikon über gibt. Die Signalerweiterungsmethode oder -technologie wird hauptsächlich durch die RDL-Schicht verwirklicht. Normalerweise es gibt kein Substrat, und die RDL-Verdrahtung wird zum Silikonkörper des Chips befestigt oder befestigt zur Gestaltung. Weil das abschließende Paketprodukt kein Substrat hat, ist diese Art des Pakets verhältnismäßig dünn und ist z.Z. in den intelligenten Telefonen weitverbreitet.

1. FOWLP

FOWLP (Fan--herausoblaten-waagerecht ausgerichtetes Paket) ist eine Art WLP (Oblaten-waagerecht ausgerichtetes Paket), also wir muss WLP-Oblaten-Niveaupaket zuerst verstehen.
Vor der Einführung von WLP-Technologie, wurden die traditionellen verpackenden Prozessschritte hauptsächlich durchgeführt, nachdem man den Würfel gewürfelt hatte und geschnitten hatte. Die Oblate wurde erstens gewürfelt und verpackt dann in verschiedene Formen.

WLP kam gegen 2000 heraus. Es gibt zwei Arten: Fan-in (Fan-in) und Fan-Heraus (Fan-heraus). Das waagerecht ausgerichtete Verpacken WLP-Oblate ist zu dem traditionellen Verpacken unterschiedlich. Im Verpackenprozeß sind die meisten Prozesse korrekt. Die Oblate wird bearbeitet, (Verpacken) d.h. wird Gesamtverpacken an der Oblate und am Würfeln wird durchgeführt durchgeführt, nachdem das Verpacken abgeschlossen ist.
Da das Würfeln durchgeführt wird, nachdem das Verpacken abgeschlossen ist, ist die verpackte Chipgröße fast die selbe wie die des bloßen Chips, also wird es auch CSP (Chip Scale Package) oder WLCSP genannt (Oblaten-Niveau Chip Scale Packaging). Diese Art des Pakets passt sich an Konsumgüter an. Die Markttendenz von den elektronischen Produkten, die helle, kleine, kurze und dünne, parasitäre Kapazitanz und Induktanz sind, sind verhältnismäßig klein, und sie haben die Vorteile von niedrigen Kosten und von guter Wärmeableitung.
Zu Beginn nimmt WLP größtenteils Fan-in der Art an, die Fan-in WLP oder in FIWLP genannt werden kann, die hauptsächlich in den Chips mit einem kleinen Bereich und eine geringe Anzahl Stiften verwendet wird.

Mit der Verbesserung von IC-Technologie, können die Chipbereichspsychiater und der Chipbereich genügende Stifte nicht unterbringen. Deshalb wird die Paketform des Fans-Heraus WLP, das alias FOWLP, abgeleitet, das den vollen Gebrauch RDL außerhalb des Chipbereichs verwirklicht, Beziehungen herzustellen. Erhalten Sie mehr Stifte.

FOWLP, weil RDL und Stoß zu die Peripherie des bloßen Chips heraus geführt werden sollen, ist es zu die bloße Chipoblate zuerst würfeln und dann rekonfiguriert den unabhängigen bloßen Chip in den Oblatenprozeß und auf dieser Basis, durch Stapelprozess notwendig und metallisiert die Verdrahtungsverbindungen, um das abschließende Paket zu bilden. Der Verpackenprozeß FOWLP wird in der Zahl unten gezeigt.

FOWLP wird von vielen Firmen gestützt, und verschiedene Firmen haben verschiedene Benennungsmethoden. Die folgende Zahl zeigt das FOWLP, das von den Großunternehmen zur Verfügung gestellt wird.

Fan-in ob es oder Fan-heraus ist, ist die Verbindung zwischen WLP Oblate-stufigem Verpacken und PWB in Form von Halbleiterchip, und die aktive Seite des Chips stellt die Leiterplatte gegenüber, die den kürzesten elektrischen Weg erzielen kann, der auch einer höheren Geschwindigkeit und weniger parasitären Effekten garantiert. Andererseits wegen des Gebrauches von Reihe verpackend, kann die gesamte Oblate in einem Zug verpackt werden, und Kostenaufstellung ist eine andere treibende Kraft für das Oblate-stufige Verpacken.
2. INFORMATIONEN
Informationen (integrierter Fan-heraus) sind eine moderne FOWLP-Verpackungstechnik, die durch TSMC im Jahre 2017 entwickelt wird. Es ist eine Integration auf dem FOWLP-Prozess, der als die Integration von mehrfachen Chip Fan-Herausprozessen verstanden werden kann, während FOWLP auf Fan - heraus Verpackenprozeß selbst sich konzentriert.
Informationen haben Raum für die Integration von mehrfachen Chips, die am Verpacken der Hochfrequenz und der drahtlosen Chips, am Verpacken von Prozessoren und an den Basisbandchips angewendet werden können, und das Verpacken von Grafikprozessoren und von Netzchips gegeben. Die folgende Zahl ist ein Vergleichsdiagramm von FIWLP, von FOWLP und von Informationen.

Apples iPhone Prozessor wurde immer durch Samsung in den frühen Jahren produziert, aber TSMC fuhr von Apples A11 ab und nahm Aufträge für zwei Generationen von iPhone Prozessoren nacheinander. Schließen Sie an, verringern Sie die Stärke, den freien oben wertvollen Raum für Batterien oder andere Teile.
Apple hat Informationen angefangen, vom iPhone 7 zu verpacken und wird fortfahren, es in der Zukunft zu benutzen. iPhone 8, iPhone X, einschließlich andere Marken von Handys in der Zukunft fängt auch an, diese Technologie einzusetzen. Der Zusatz von Apple und von TSMC hat den Anwendungsstatus von FOWLP-Technologie geändert, der dem Markt ermöglicht, Verpackungstechnik FOWLP (Informationen) allmählich anzunehmen und im Allgemeinen anzuwenden.
3. FOPLP
Das Platten-Niveaupaket FOPLP (Fan--herausplatten-waagerecht ausgerichtetes Paket) zeichnet auf die Ideen und die Technologie von FOWLP, aber den Gebrauch eine größere Platte, also kann es verpackte Produkte produzieren, die mehrmals die Größe von 300 Millimeter-Siliziumscheibechips sind.
FOPLP-Technologie ist eine Ausdehnung von FOWLP-Technologie. Der Fan-Herausprozeß wird an einem größeren quadratischen Fördermaschinenbrett durchgeführt, also wird es FOPLP-Verpackungstechnik genannt. Sein Gremiumsfördermaschinenbrett kann ein PWB-Fördermaschinenbrett oder ein Glasfördermaschinenbrett für Flüssigkristallgremien sein.
Zur Zeit benutzt FOPLP eine PWB-Fördermaschine wie Zoll 24×18 (610×457mm), und sein Bereich ist ungefähr 4mal, die von einer 300 Millimeter-Siliziumscheibe. Deshalb kann er als ein einzelner Prozess einfach angesehen werden, der gemessen werden kann. Produzieren Sie moderne Verpackungsartikel, die 4mal die Größe von 300 Millimeter-Siliziumscheiben sind.
Wie der FOWLP-Prozess kann die FOPLP-Technologie den vor- und Nachverkapselungsprozeß integrieren, der als ein einmaliger Verpackenprozeß angesehen werden kann, also kann er die Herstellungskosten und Materialien groß verringern. Die folgende Zahl zeigt den Vergleich zwischen FOWLP und FOPLP.

FOPLP setzt PWB-Fertigungstechnik für RDL-Produktion ein. Seine Linienbreite und Zeilenabstand sind z.Z. größer als 10um. SMT-Ausrüstung wird benutzt, um Chips und passive Komponenten anzubringen. Da sein Plattenbereich viel größer als der Oblatenbereich ist, kann er verwendet werden verpackt einmal mehr Produkte. Verglichen mit FOWLP, hat FOPLP einen größeren Kostenvorteil. Zur Zeit investieren bedeutende globale Verpackungsunternehmen einschließlich Samsung Electronics und ASE aktiv in Verfahrenstechnik FOPLP.
4. EMIB
Moderne Verpackungstechnik EMIB (eingebettete Multi-Würfel-Verbindungs-Brücke) der eingebetteten Multiwürfelverbindungsbrücke wird vorgeschlagen und angewendet aktiv durch Intel. Anders als die drei modernen Pakete, die oben beschrieben werden, ist EMIB eine Substratart Paket, weil EMIB nicht TSV wird deshalb auch unterteilt in die moderne Verpackungstechnik tut, die auf flacher x-yerweiterung basiert.
Das EMIB-Konzept ist dem Paket 2.5D ähnlich, das auf einem Silikoninterposer basiert, der eine lokale Verbindung mit hoher Dichte durch Silikon ist. Verglichen mit dem traditionellen Paket 2,5, weil es keine TSV gibt, hat EMIB-Technologie die Vorteile des normalen Paketertrags, keines zusätzlichen Prozesses und des übersichtlichen Designs.
Traditionelle Soc-Chips, CPU, GPU, Gedächtnisprüfer und IO-Prüfer können unter Verwendung eines Prozesses nur hergestellt werden. Unter Verwendung EMIB-Technologie haben CPU und GPU hohe Prozessanforderungen und können Prozess, IO-Einheit verwenden 10nm, kann Kommunikationseinheit Prozess 14nm verwenden, kann der Gedächtnisteil Prozess 22nm verwenden, und EMIB brachte Verpackungstechnik kann drei verschiedene Prozesse in einen integrieren ein Prozessor voran. Die folgende Zahl ist ein schematisches Diagramm von EMIB.

Verglichen mit Silikoninterposer (Interposer), ist EMIB-Silizium-Chip Bereich kleiner wirtschaftlicher, flexibler und. EMIB-Verpackungstechnik kann Paket CPU, IO, GPU und sogar FPGA, AI und andere Chips zusammen entsprechend Bedarf und kann Chips von verschiedenen Prozessen wie 10nm, 14nm, 22nm, etc. in einen einzelnen Chip zusammen verpacken und dem Bedarf des flexiblen Geschäfts sich anpassen.

Durch die EMIB-Methode integriert die KBL-G Plattform Intel Core-Prozessoren und AMD Radeon RX Vega M GPUs und hat gleichzeitig die starke Rechenleistung von Intel-Prozessoren und von ausgezeichneten Grafikfähigkeiten von AMD GPUs sowie eine ausgezeichnete Wärmeableitungserfahrung. Dieser Chip hat Geschichte geschaffen und die Produkterfahrung zu einem neuen Niveau geholt.

Moderne Verpackungstechnik basiert auf Z-Achsenerweiterung
Die moderne Verpackungstechnik, die auf Z-Achsenerweiterung basiert, ist hauptsächlich für Signalerweiterung und -verbindung durch TSV. TSV kann in 2.5D TSV und 3D TSV unterteilt werden. Durch TSV-Technologie können mehrfache Chips vertikal gestapelt werden und untereinander verbunden werden.
In Technologie 3D TSV sind die Chips miteinander sehr nah, also ist die Verzögerung weniger. Darüber hinaus kann die Verkürzung der Verbindungslänge in Verbindung stehende parasitäre Effekte verringern und den Gerätlauf bei einer höheren Frequenz machen, die in Leistungsverbesserung und größer der Grad von Kostenaufstellung übersetzt.
TSV-Technologie ist die Schlüsseltechnologie von dreidimensionalem, einschließlich integrierte Hersteller des Halbleiters, Herstellungsgießereien der integrierten Schaltung, Verpackengießereien, Entwickler der neuen Technologie, Universitäten und Forschungsinstitute verpackend, und Technologiebündnisse und andere Forschungsinstitutionen haben viele Aspekte des TSV-Prozesses durchgeführt. Forschung und Entwicklung.
Darüber hinaus müssen Leser merken dass, obgleich die moderne Verpackungstechnik, die auf Z-Achsenerweiterung basiert hauptsächlich, TSV für Signalerweiterung und -verbindung verwendet, RDL ist auch unentbehrlich. Zum Beispiel wenn das TSVs der oberen und untereren Chips nicht ausgerichtet sein kann, müssen sie RDL führen durchführen lokale Verbindung.
5. CoWoS
CoWoS (Chip-auf-Oblate-auf-Substrat) ist eine Verpackungstechnik 2.5D, die durch TSMC gestartet wird. CoWoS ist, den Chip auf einem Silikoninterposer (Interposer) zu verpacken und benutzt Verdrahtung mit hoher Dichte auf dem Silikoninterposer für Verbindung. Schließen Sie an und installieren Sie es dann auf das Paketsubstrat, wie in der Zahl gezeigt unten.

kommen CoWoS und die vorher erwähnten Informationen von TSMC. CoWoS hat einen Silikon-Interposer, aber Informationen tun nicht. CoWoS wird der Spitzenmarkt angestrebt, und die Zahl von Verbindungen und von Paketgröße sind verhältnismäßig groß. Informationen visieren den kosteneffektiven Markt, mit Kleinsendungsgrößen und weniger Verbindungen an.
TSMC fing Massenproduktion von CoWoS im Jahre 2012 an. Durch diese Technologie werden mehrfache Chips zusammen verpackt, und durch Verbindung des Silikon-Interposers mit hoher Dichte, hat sie den Effekt der Päckchengröße, der Hochleistung, der Leistungsaufnahme der geringen Energie und weniger Stifte erzielt.
CoWoS-Technologie ist weitverbreitet. Nvidias GP100 und der Google-Chip TPU2.0 hinter AlphaGo, das KE Jie aller besiegte, CoWoS-Technologie einzusetzen. Die künstliche Intelligenz AI ist auch hinter dem Beitrag von CoWoS. Zur Zeit ist CoWoS durch Spitzenchiphersteller wie NVIDIA, AMD, Google, XilinX und Huawei HiSilicon gestützt worden.
6. HBM
Hohes Bandbreitengedächtnis HBMs (hohes Bandbreite Gedächtnis), hauptsächlich für den Spitzengrafikkartemarkt. HBM-Gebrauch 3D TSV und Technologien 2.5D TSV, mehrfache Speicherchips durch 3D TSV zusammen zu stapeln und setzt Technologie 2.5D TSV ein, um Staplungsspeicherchips und GPUs auf dem Fördermaschinenbrett untereinander zu verbinden. Die folgende Zahl zeigt ein schematisches Diagramm von HBM-Technologie.

HBM hat z.Z. drei Versionen, nämlich HBM, HBM2 und HBM2E, mit Bandbreite von 128 GBps/Stapel, von 256 GBps/Stapel und von 307 GBps/Stapel beziehungsweise. Das späteste HBM3 ist noch in Entwicklung.
AMD, NVIDIA und Hynixs Haupt-HBM-Standard, AMD verwendeten zuerst den HBM-Standard in seinen Flaggschiffgrafikkarten, mit einer Videospeicherbandbreite von bis 512 GBps, und NVIDIA folgte dicht, unter Verwendung des HBM-Standards, um 1TBps der Videospeicherbandbreite zu erzielen. Verglichen mit DDR5, wird HBM-Leistung bis zum mehr als 3mal verbessert, aber Leistungsaufnahme wird um 50% verringert.
7. HMC
Wird hybrider Speicherwürfel HMC (hybrider Gedächtnis-Würfel), sein Standard hauptsächlich durch Mikrometer, der Zielmarkt ist der Spitzenservermarkt, besonders für die Mehrprozessorsystemarchitektur gefördert. HMC benutzt Staplungs-D-RAM-Chips, um größere Gedächtnisbandbreite zu erzielen. Darüber hinaus integriert HMC den Gedächtniskontrolleur (Gedächtnis-Kontrolleur) in das D-RAM-Stapelpaket durch Integrationstechnik 3D TSV. Die folgende Zahl zeigt das schematische Diagramm von HMC-Technologie.

HBM und HMC vergleichend, kann es gesehen werden, dass die zwei sehr ähnlich sind. stapeln Sie D-RAM-Chips und verbinden Sie sie durch 3D TSV untereinander, und es gibt Logiksteuerchips unter ihnen. Der Unterschied zwischen den zwei ist, dass HBM durch Interposer und GPU untereinander verbunden wird, während HMC direkt auf Substrat installiert ist und Interposer und 2.5D TSV in die Mitte ermangelt.
Im HMC-Stapel ist der Durchmesser des 3D TSV über 5-6um, und die Zahl übersteigt 2000+. Die D-RAM-Chips werden normalerweise zu 50um verdünnt, und die Chips werden durch ein 20um MicroBump angeschlossen.
In der Vergangenheit wurden Gedächtnisprüfer in den Prozessoren, so in den Spitzenservern, wenn viele Gedächtnismodule benutzt werden müssen, der Entwurf des Gedächtnisprüfers ist sehr schwierig errichtet. Nun da der Gedächtnisprüfer in das Gedächtnismodul integriert wird, wird der Entwurf des Gedächtnisprüfers groß vereinfacht. Darüber hinaus benutzt HMC eine serielle Hochgeschwindigkeitsschnittstelle (SerDes) um eine Hochgeschwindigkeitsschnittstelle einzuführen, die für Situationen passend ist, in denen der Prozessor und das Gedächtnis weit weg sind.
8. Breit-IO
(Breites Input/Output) wird Breitbandtechnologie des input Breit-IO und des Ertrages hauptsächlich durch Samsung gefördert. Sie hat die zweite Generation erreicht. Sie kann eine Gedächtnisschnittstellenbreite von bis zu 512bit erzielen. Die Arbeitsfrequenz der Gedächtnisschnittstelle kann bis zu 1GHz erreichen, und die Gesamtgedächtnisbandbreite kann 68GBps erreichen. Es ist zweimal die Bandbreite der Schnittstelle DDR4 (34GBps).
Breit-IO wird verwirklicht, indem man den Speicherchip auf dem Logikbaustein stapelt, und der Speicherchip wird an den Logikbaustein und das Substrat durch 3D TSV, wie in der Zahl gezeigt unten angeschlossen.

Breit-IO hat die Vorteile des Stapelablagepakets der TSV-Architektur, die helfen kann, bewegliche Lagerung mit beiden Geschwindigkeits-, Kapazitäts- und Energieeigenschaften zu schaffen, den Bedarf von tragbaren Geräten wie Smartphones, Tabletten und Handspielkonsolen zu erfüllen. Sein Hauptzielmarkt ist tragbare Geräte, die Leistungsaufnahme der geringen Energie erfordern.
9. Foveros
Zusätzlich zum EMIB, welches das moderne Verpacken früher, Intel stellte beschrieb auch, aktive Bordtechnologie Foveros vor. In Intels technischer Einleitung wird Foveros 3D vertraulichen Chip Stack für heterogene Integration, ein dreidimensionaler vertraulicher heterogener Integrationschipstapel genannt.
Der Unterschied zwischen EMIB und Foveros ist, dass das ehemalige eine 2D Verpackungstechnik ist, während das letztere eine 3D Staplungsverpackungstechnik ist. Verglichen mit 2D EMIB, das verpackt, ist Foveros für kleine Produkte oder Produkte mit Bandbreitenanforderungen des höheren Gedächtnisses passender. Tatsächlich haben EMIB und Foveros wenig Unterschied in der Chipleistung und -funktionen. Beide Chips von verschiedenen Spezifikationen und von Funktionen werden integriert, um verschiedene Rollen zu spielen. Jedoch im Hinblick auf Volumen- und Leistungsaufnahme, sind die Vorteile von Foveros 3D Stapeln aufgetaucht. Die Energie der Daten, die durch Foveros pro Stückchen übertragen werden, ist sehr niedrig. Die Foveros-Technologie muss die Reduzierung der Stoßneigung, die Zunahme der Dichte und den Chip beschäftigen, der Technologie stapelt.
Die folgende Zahl zeigt das schematische Diagramm von Verpackungstechnik Foveros 3D.

Das erste Foveros 3D stapelte Entwurfsmotherboardchip LakeField, integriert es einen Ice 10nm Seeprozessor und einen Kern 22nm, mit kompletten PC-Funktionen, aber die Größe ist nur einige Cents.
Obgleich Foveros eine modernere Verpackungstechnik 3D ist, ist es kein Ersatz für EMIB. Intel kombiniert die zwei in der folgenden Herstellung.
10. mit--EMIB (Foveros + EMIB)
Ist ein Komplex von EMIB und von Foveros mit--EMIB. EMIB ist für die horizontale Verbindung hauptsächlich verantwortlich, damit die Chips von verschiedenen Kernen zusammen wie ein Puzzlespiel, während Foveros ein vertikaler Stapel ist, gerade wie ein hohes Gebäude verstärkt werden. Jeder Boden kann komplette verschiedene Entwürfe, wie eine Turnhalle auf dem ersten Stockwerk, ein Bürogebäude im zweiten Stock und eine Wohnung im dritten Stock haben.
Die Verpackungstechnik, die EMIB und Foveros kombiniert, wird Mit--EMIB genannt, der eine flexiblere ChipProduktionsmethode ist, die Chips fortfahren lässt, horizontal verstärkt zu werden beim gestapelt werden. Deshalb kann diese Technologie mehrfache Chips 3D Foveros durch EMIB zusammen verstärken, um ein größeres Chipsystem zu schaffen. Die folgende Zahl ist ein schematisches Diagramm der mit--EMIB Technologie.

Mit--EMIB Verpackungstechnik kann die Leistung zur Verfügung stellen, die mit der eines einzelnen Chips vergleichbar ist. Der Schlüssel zum Erzielen dieser Technologie ist Allrichtungsverbindungstechnologie ODI (Allrichtungsverbindung). ODI hat zwei verschiedene Arten. Zusätzlich zu Verbindungsaufzugsarten auf verschiedenen Böden, gibt es auch die Überführungen, die verschiedene dreidimensionale Strukturen sowie Zwischenlagen zwischen Böden anschließen, damit verschiedene Chipkombinationen extrem hohe Flexibilität haben können. ODI-Verpackungstechnik erlaubt, dass Chips horizontal und vertikal untereinander verbunden werden.

Mit--EMIB verwendet ein neues 3D + die 2D Verpackungsmethode, zum des Chip-Entwurfs umzuwandeln, der in der Vergangenheit von einem flachen Puzzlespiel zu einem Stapel des Holzes denkt. Deshalb zusätzlich zur revolutionären neuen Datenverarbeitungsarchitektur wie Quantendatenverarbeitung, kann CO-EMIB gesagt werden, um die optimalen Verfahren der vorhandenen Datenverarbeitungsarchitektur und der Ökologie beizubehalten und fortzusetzen.
11. SoIC

SoIC, alias TSMC-SoIC, ist eine neue Technologie, die durch TSMC-System-auf-Integriert-Chips vorgeschlagen wird. Es wird erwartet, dass TSMCs SoIC-Technologie im Jahre 2021 in Serienfertigung hergestellt wird.
Was ist genau SoIC? Das so genannte SoIC ist ein innovativer Multichip, der Technologie stapelt, die Oblate-stufige Integration für Prozesse unterhalb 10 Nanometer durchführen kann. Die Besonderheit dieser Technologie ist die NO-stoßabbindenstruktur, also hat sie eine höhere Integrationsdichte und eine bessere laufende Leistung.
SoIC schließt zwei technische Formen ein: Kuh (Chip-auf-Oblate) und wow (Oblate-auf-Oblate). Von der Beschreibung von TSMC, ist SoIC eine direkte Bindung von wow-Oblate-zuoblate, oder Kuhchip-zuoblate Klebetechnik gehört Vorderseiten- Technologie 3D (F.E. 3D), während die vorher erwähnten Informationen und CoWoS Hinter-Technologie 3D gehören (3D SEIN). TSMC und Siemens EDA (Mentor) arbeiteten auf SoIC-Technologie zusammen und starteten in Verbindung stehende Entwurfs- und Überprüfungswerkzeuge.
Die folgende Zahl ist ein Vergleich von 3D IC und von SoIC-Integration.

Speziell ist das Herstellungsverfahren von SoIC und 3D IC ein wenig ähnlich. Der Schlüssel von SoIC ist, eine Kreuzungsstruktur ohne Stöße zu verwirklichen, und die Dichte seines TSV ist höher als die traditionellen 3D IC, das direkt durch extrem kleines TSV verwirklicht werden kann. Die Verbindung zwischen Schichten Chips. Die Zahl oben zeigt den Vergleich von TSV-Dichte und von Stoßgröße zwischen 3D IC und SoIC. Es kann gesehen werden, dass die TSV-Dichte von SoIC viel höher als die von 3D IC ist. Gleichzeitig nimmt die Verbindung zwischen seinen Chips auch direkte Klebetechnik des NO-stoßes an. Die Chipneigung ist kleiner und die Integrationsdichte ist höher. Deshalb sind seine Produkte auch besser als die traditionelle. 3D IC hat eine höhere Funktionsdichte.
12. X-Würfel
X-Würfel (Ausgedehntwürfel) ist eine integrierte Technologie 3D, die durch Samsung angekündigt wird, das mehr Gedächtnis in einem kleineren Raum unterbringen und den Signalabstand zwischen Einheiten verkürzen kann.
X-Würfel wird in den Prozessen, die Hochleistung und Bandbreite, wie 5G, künstliche Intelligenz erfordern, tragbar oder tragbare Geräte, und in den Anwendungen benutzt, die hohe Rechenleistung erfordern. X-Würfel setzt TSV-Technologie ein, um SRAM auf die Logikeinheit zu stapeln, die mehr Gedächtnis in einem kleineren Raum unterbringen kann.
Es kann vom X-Würfeltechnologieblindschaltbild gesehen werden, das, anders als das vorhergehende 2D parallele Verpacken von mehrfachen Chips, das X-Würfel   3D Paket erlaubt, dass mehrfache Chips gestapelt zu werden und verpackt werden und die fertige Chipstruktur kompakter machen. TSV-Technologie wird eingesetzt, um die Chips anzuschließen, die Leistungsaufnahme bei der Erhöhung der Übertragungsrate verringert. Die Technologie wird am innovativen 5G, AI, AR, HPC, bewegliche Chips, VR und andere Felder angewendet.

X-Würfeltechnologie verkürzt groß den Signalübertragungsabstand zwischen Chips, Zunahmedatenübertragungsgeschwindigkeit, verringert Leistungsaufnahme und kann Gedächtnisbandbreite und -dichte entsprechend Kundenbedarf besonders anfertigen. Zur Zeit kann X-Würfeltechnologie Prozesse 7nm und 5nm bereits stützen. Samsung fährt fort, mit globalen Halbleiterfirmen zusammenzuarbeiten, um diese Technologie in einer neuen Generation von leistungsstarken Chips einzusetzen.
Moderne Verpackungstechnik der Schlussfolgerung
In diesem Artikel beschreiben wir die 12, die das meiste Mainstream Verpackungstechniken heute voranbrachte. Die folgende Tabelle ist ein horizontaler Vergleich von diesen Mainstream voranbrachte Verpackungstechniken.

Vom Vergleich können wir sehen, dass das Auftauchen und die schnelle Entwicklung des modernen Verpackens hauptsächlich in der Vergangenheit 10 Jahre ist. Seine Integrationstechnik umfasst hauptsächlich 2D, 2.5D, 3D, 3D+2D, 3D+2.5D, und seine Funktionsdichte ist auch niedrig. , Mittlere, hoch und extrem hoch. Verwendungsgebiete umfassen 5G, AI, tragbare Geräte, tragbare Geräte, leistungsstarke Server, Hochleistungs-EDV, leistungsstarke Grafiken und andere Felder. Die Hauptanwendungsverkäufer schließen TSMC, Intel, SAMSUNG mit ein und andere berühmte Chiphersteller, dieser reflektiert auch die Tendenz der Integration des modernen Verpackens und der Chipherstellung.

Schließlich lassen Sie uns zusammenfassen: der Zweck des modernen Verpackens ist zu:

Verbessern Sie Funktionsdichte, verkürzen Sie Verbindungslänge, verbessern Sie Systemleistung und verringern Sie Gesamt-Leistungsaufnahme.

Das moderne Verpacken bringt auch neue Anforderungen für EDA-Werkzeuge vor. EDA-Werkzeuge müssen in der Lage sein, FIWLP zu stützen, FOWLP, 2.5D TSV und Entwurf 3D TSV und müssen auch Multisubstratentwurf stützen, weil ein Produkt hat einen Silikoninterposer (inteposer) und Verpackensubstrate (Substrat) werden häufig zusammen integriert, und bedeutende EDA-Firmen haben neue Werkzeuge gestartet, um den Entwurf zu stützen und Überprüfung von modernem, einschließlich Synopsys, Rhythmus, Siemens EDA (Mentor) verpackend nehmen aktiv teil.

Die folgende Zahl zeigt einen Schirmschuß der modernen Verpackungsgestaltung Werkzeugs Siemens EDA XPD. Der Entwurf umfasst 3D TSV und Entwurf 2.5D TSV, Interposer, Substrat, FlipChip, Microbump, BGA und andere Elemente, die einzeln aufgeführt und im EDA-Werkzeug genau sind.