Nachrichten

Die Entwicklung von CMOS-Bild-Sensoren und die Aussicht der Anwendung von modernen Bildgebungstechnologieversprechen, die Lebensqualität zu verbessern. Mit dem schnellen Auftauchen des parallelen Analog-Digital-Umsetzers (ADC) und der Rückseite belichteten (BI) Technologien, CMOS-Bild-Sensoren beherrschen Sie z.Z. den Digitalkameramarkt, während Staplungs-CMOS-Bild-Sensoren fortfahren, erhöhte Funktionalitäts- und Benutzererfahrung zur Verfügung zu stellen. Dieses Papier wiederholt neue Leistungen von Staplungsbild-Sensoren in der Geschichte der Bild-Sensor-Architektur, um Leistungsverbesserungen zu beschleunigen, die Abfragung von Fähigkeiten und den Mähdrescherrand zu erweitern, der mit verschiedenen Staplungsgerättechnologien rechnet.
Bild-Sensoren werden z.Z. in einer Vielzahl von Anwendungen benutzt. Seit der Erfindung des Ladungstransport-Speichers (CCD) im Jahre 1969 haben Festkörperbildsensoren zu einer Vielzahl von Absatzmärkten für Konsumgüter, wie kompakten Videokameras und Digitalkameras verbreitet. Der CMOS-Bild-Sensor, der der Festkörperbildsensor des Mainstreams seit 2005 gewesen ist, Gestalten auf der Technologie entwickelt für CCDs. Zusätzlich zu den Smartphones z.Z. erweitert der größte Bild-Sensor-Markt, Nachfrage nach Bild-Sensoren schnell, um Netzkameras für Sicherheit, industrielle Bildverarbeitung für Produktionsautomatisierung und Automobilkameras für das unterstützte Fahren und die autonomen Ansteuersysteme zu umfassen.
Ein bedeutender Wendepunkt in der CMOS-BildSensortechnik war die erfolgreiche Entwicklung von Rückseite-belichteten (BI) Bild-Sensoren, die der Entwicklung von Staplungsstrukturen von Bild-Sensoren ermöglichten, wie in Abbildung 1. gezeigt In der ursprünglichen vorder-belichteten Struktur (FI) war es schwierig, die Pixelgröße des Sensors zu verringern, weil das Vorfalllicht durch die Fotodiode durch einen Abstand gesammelt werden musste umgeben worden durch Badspiegel. Rückseite belichtete (BI) Strukturen haben erheblich Empfindlichkeit und Flexibilität in der Metallwegewahl zu erlauben verbessert, und es ist ein populäres Produkt für die Bild-Sensoren wegen des Oblatenabbindens und der Verringerungstechniken der extrem einheitlichen Oblate geworden. Bild-Sensoren entwickeln allmählich sich in Richtung zu Staplungsstrukturen, in denen Koinzidenzschaltungen direkt auf der niedrigen Oblate integriert werden. Der stapelnde Prozess lässt ein hochgradiges der Integration der in hohem Grade parallelen Analog-Digital-Umsetzer (ADCs) und der Signalaufbereitungselemente in moderneren CMOS-Prozessen, Unabhängiger des Sensor-Prozesses zu, der für die Pixelfotodioden besonders angefertigt wird. Staplungsgerätstrukturen fahren fort, Bild-Sensor-Architektur drastisch zu ändern.

Abbildung 1. strukturieren von einem CMOS-Bild-Sensor. (a), stapelte FI-Struktur, (b) BI-Struktur und (c) Struktur mit vias.
Dieses Papier wiederholt Tendenzen in der Bild-Sensor-Architektur mit Staplungsgeräten, Leistungsverbesserungen erheblich zu beschleunigen, die Abfragung von Fähigkeiten zu erweitern und integriert die Datenverarbeitungsfähigkeiten des Randes, die an die Sensor-Schicht angeschlossen werden. Der zweite Abschnitt stellt unterschiedliche Sensor-Architektur für Staplungsgeräteausstattungen dar, die hoher Pixelentschließung und hoher Rahmenratendarstellung durch in hohem Grade parallele Spalte-parallele ADCs ermöglichen. Abschnitt 3 stellt einige moderne Pixelstromkreise dar, die unter Verwendung der Pixelneigung Cu-Cuverbindungen eingeführt werden, die für bessere Pixelleistung an den praktischen Pixelbeschlüsse kritisch sind. Pixel-Neigung Cu-Cuverbindungen ermöglichen auch Sensor-Architektur, sich in Richtung zur Pixel-parallelen Digital-Analog-Wandlung zu bewegen. Abschnitt IV stellt etwas Fortschritte in der Sensor-Architektur, die die Abfragung von Fähigkeiten, wie räumliche Tiefe verlängern, der zeitliche abfragende Kontrast, und in der unsichtbaren hellen Darstellung dar. Abschnitt V führt Visions-Sensoren ein, die Gaspedale der künstlichen Intelligenz (AI) am Rand integrieren. Schließlich gibt Abschnitt VI einige Schlussfolgerungen.
II. Aufnahme mit vorbei megapixel Filmen
Filmaufnahme erfordert eine Rahmenrate von 30 mindestens oder 60 Bilder pro Sekunde (fps), obwohl die Anzahl von Pixeln vom 2 megapixel hochauflösenden (HD) Format auf das 8 megapixel 4K Format sich erhöht. Zusätzlich kann höhere Rahmenratenoperation, wie 120, 240 oder 1000 Bilder pro Sekunde (fps), Zeitlupeplayback zur Verfügung stellen. Seit die Spalte-parallele ADC-Architektur im Jahre 1997 vorgeschlagen wurde, hat Rahmenrate verbessert, indem sie die Anzahl von parallelen ADCs erhöhten und die ADC-Operation selbst beschleunigten. Staplungsstrukturen helfen, Rahmenrate als die beste Verfahrenstechnik zu maximieren können auf Sensor-Pixel und -peripherie zugetroffen werden. Sensor-Herstellung erfordert einige Ionenimplantationsprozesse, Fotodioden und Transistoren mit niedrigem Kreuzungsdurchsickern zu bilden. Jedoch erfordert der Logikprozeß niedrigen Widerstand und Hochgeschwindigkeitstransistoren. Für Pixel sind drei oder vier Schichten Verdrahtung normalerweise genügend, aber ungefähr zehn Schichten Verdrahtung werden für Koinzidenzschaltungen angefordert. Die stapelnde verwendete Technik kann die kontroversen Beschränkungen von nicht-Staplungsbild-Sensoren auf dem gleichen Chip, einschließlich Sensor-Pixel und Koinzidenzschaltungen vermindern.
A. Dual Rank ADC-Architektur
Z.Z. schließen die meisten CMOS-Bild-Sensoren eine Reihe Pixel, Tausenden ADCs und die Koinzidenzschaltungen, die in einer Spalte-parallelen Struktur organisiert werden ein. Wie in Abbildung 2 gezeigt (A), Durchsilikon vias (TSVs) gelegen außerhalb der Pixelreihe schließen die Pixelspalten an die ADC auf eine in hohem Grade parallele Mode an. In erstem Staplungs-CMOS-Bild führte der Sensor im Jahre 2013, die Entsprechung ein und Digitalteile der Spalte ADC wurden in die Spitzen- und unteren Chips beziehungsweise wie in Abbildung 2 aufgespaltet (B) gezeigt. Im Jahre 2015 wurde eine Doppel-spalte ADC-Architektur einer Rahmenrate von 120 fps bei 16M Pixeln, in denen die Spalte ADC vollständig auf den unteren Chip verschoben wurde, wie in Abbildung 2 vorgeschlagen und erzielt (c) gezeigt. Der Sensor-Chip wird unter Verwendung eines kundenspezifischen Prozesses des Sensors 90nm für Fotodioden, unter Verwendung nur NMOS-Logiks fabriziert. Die Logikbausteine werden unter Verwendung eines Standard-65 Nanometer CMOS-Prozesses fabriziert. Da die Spalte ADC unabhängig des Sensor-Chips eingeführt werden kann, kann die ADC in hohem Grade integriert werden. Zusätzlich zur Erhöhung der Rahmenrate, werden überflüssige parallele ADCs benutzt, um Geräusche zu verringern, indem man mehrfachen Analog-Digital (ANZEIGEN) Umwandlungen, wie in Abbildung 3. gezeigt berechnet Der Ertrag von einem Pixel wird auf zwei ADCs gleichzeitig verteilt, und die zwei Digitalergebnise werden summiert, um den Bildrahmen zu reproduzieren. Die TIMING-Phasen der zwei ADCs sind etwas unterschiedlich, Schalldämpfung zu erzielen, indem sie die Wechselbeziehung zwischen ihren lauten Signalen verringern.

Abbildung 2.-Durchführung eines Staplungs-CMOS-Bild-Sensors. (a), TSV-Verbindung zwischen Fotodiode und Koinzidenzschaltung. (b), der erste Staplungs-CMOS-Bild-Sensor. (c) Doppel-Rang ADC-Architektur.

Abbildung 3. vereinfachtes Santendiagramm (link) und verbesserte Geräuscheigenschaften (recht) einer Doppel-rang ADC-Architektur.
B.-Drei-Schicht stapelte CMOS-Bild-Sensor mit dynamischem Direktzugriffsspeicher (D-RAM)
Wie die Anzahl von Pixeln und parallelen ADC-Zunahmen, Bild-Sensoren große Mengen Daten ausgab. Im Jahre 2017 wurde ein Dreischicht Staplungs-CMOS-Bild-Sensor vorgeschlagen, um Zeitlupevideo bei 960 fps, wie in Abbildung 4 gezeigt zu notieren; die drei Schichten werden durch Durchsilikon vias (TSVs) angeschlossen, und die Daten, die von der parallelen ADC erhalten werden, werden in der zweiten Schicht des D-RAM abgedämpft, um Zeitlupegefangennahme zu erzielen. Für Superzeitlupeaufnahme kann der Sensor bei 960 fps an voller HD-Entschließung laufen, während die digitalen Daten von der ADC vorübergehend im D-RAM über einem Bus 102-Gbit/s abgedämpft werden. Wenn der Sensor Benutzerauslöser oder Zeitraffer in der Szene während des 30 fps Filmschießens ermittelt, wird die Auslesengeschwindigkeit 960 fps. Bis 63 Rahmen volle HD-Entschließung können im D-RAM auf einmal gespeichert werden und dämpften Datenausgabe während der folgenden Filmgefangennahme ab.

Abbildung 4.-Drei-Schicht stapelte CMOS-Bild-Sensor mit D-RAM
C. Für große optische Format-Chip-auf-Oblaten-Technologie
Die Staplungs-CMOS-Bild-Sensoren, die bis jetzt eingeführt werden, werden in einem Abbindenprozeß der Oblate-aufoblate (wow) fabriziert. Jedoch seit den Maßen des Sensors und der Logikbausteine sein müssen die selben, dieser Prozess ist nicht immer die beste Wahl, besonders für ein großes optisches Format. Eine andere stapelnde Methode bezieht Kuhabbinden mit ein, wie in dem gezeigten Abbildung 5 gezeigt. Bereichs-Leistungsfähigkeit ist in wow-Abbinden am besten, wenn ein Logikbaustein der selben Größe als des optischen Formats vollständig mit in hohem Grade parallelen ADCs und digitalen Bausteinen gefüllt wird. Jedoch wenn die Koinzidenzschaltung kleiner als das optische Format ist, hat die Kuhkonfiguration die beste Bereichs-Leistungsfähigkeit, während die wow-Konfiguration Fragen gekostet hat.

Abbildung 5.-Bereichs-Leistungsfähigkeit von wow und Verpfändungsprozesse für große optische Formatbild-Sensoren einschüchtern.
Ein Staplungs-CMOS-Bild-Sensor unter Verwendung des Kuhabbindenprozesses [12] wurde im Jahre 2016 berichtet und verwirklichte einen globalen Fensterladenbild-Sensor für Sendungskameras mit einem super-35 Millimeter optischen Format. Hier sind zwei geschnittene Logikbausteine in einem 65 Nanometer CMOS Prozess mit parallelen ADCs und microbumps entworfen und gestapelt auf einem großen Sensor-Chip, der für globale Fensterladenpixel, wie in Abbildung 6. gezeigt kundenspezifisch angefertigt wird Ein Ausschnittlogikbaustein mit einem hohen Längenverhältnis wird an den Sensor über microbumps mit einer Neigung von µm 40 angeschlossen. Deshalb ist die Gesamtanzahl von Verbindungen ungefähr 38 000. Der Sensor lässt auch Superzeitlupeplayback bei 480 fps über 8 megapixels zu.

Abbildung 6. stapelte CMOS-Bild-Sensor unter Verwendung des Kuhabbindenprozesses.
Abbildung 7 zeigt Leistungstendenzen für große Optischformatbild-Sensoren, mit 50 megapixels und 250 fps für full-35-mm-format Bild-Sensoren im Jahre 2021. Um die Anzahl von parallelen ADCs zu erhöhen und den statischen Bildspeicher des Direktzugriffsspeichers (SRAM) Zuwachs- zu erhöhen, wird der wow-Prozess verwendet um Hochleistung zu erzielen. Andererseits wird der Kuhprozeß verwendet, um Kosteneffizienz mit der Leistung von großen Optischformat-Sensoren zu balancieren. Auch im Jahre 2021 geführt ein 3,6-Zoll-Bild-Sensor mit 127 Million Pixeln und vier Logikbausteinen ein, die unter Verwendung eines Kuhprozesses gestapelt werden. Die folgende Herausforderung für den Kuhprozeß ist, den Durchsatz der Chipplatzierung auf dem Wafer zu erhöhen, um Produktivität zu erhöhen.

Abbildung 7.-Leistungstendenzen für große optische Formatbild-Sensoren.
III. Pixel-Ähnlichkeits-Architektur
Im vorhergehenden Abschnitt wurde die Sensor-Architektur unter Verwendung der Staplungsgeräte hauptsächlich verwendet, um die Rahmenrate der Spalte-parallelen ADC basierten Architektur zu erhöhen. Dieser Abschnitt stellt etwas Fortschritte dar, die auf Pixel-paralleler Architektur unter Verwendung der Feinneigung Cu-Cuverbindungen basieren. Hier sind die Verbindungen zwischen dem Sensor und die Logikschichten von TSVs zu Kreuzung-verbundenen Cu-Cuverbindungen, wie in Abbildung 8 geändert worden (A) gezeigt. In einer TSV-Konfiguration werden die Bus-Leitungen auf der Logikschicht auf der Peripherie der Pixelreihe verlegt. Demgegenüber können Cu-Cuverbindungen direkt unter dem Pixel integriert werden, und diese Verbindungen dürfen die Anzahl von Verbindungen erhöhen. Die spätesten Tendenzen betreffend den Cu-Cuverbindungsabstand werden im Abb. 8 gezeigt (B). Der hybride Verpfändungsprozeß von Bild-Sensoren erfordert Millionen Cu-Cuverbindungen ohne Verbindungsdefekte, während das Rastermaß sich allmählich mit der stabilen Verbindung vieler Kontakte verringert; außerdem ist 1-µm Cu-Cu vor kurzem hybriden Bondabstand berichtet worden. Diese Feinneigungsverbindungen ermöglichen Pixel-parallelen Schaltungsarchitekturen, an den praktischen Pixelmaßen fabriziert zu werden.

Gerätstruktur und (b) -querschnitt der Abbildung 8.-Cu-Cukreuzungsabstandtendenzen (a) vereinfachte.
Pixel-Stromkreisexpansion A. Stacked
Zahlreiche Techniken und Durchführungen sind in der Literatur, um Pixelleistung durch Pixelstromkreisexpansion, wie Kapazität (FWC) ganz genau zu verbessern, vorgeschlagen worden und Zusatzfunktionen, wie globaler Fensterladen einzuführen. Abbildung 9 (A) und (b) zeigen die Pixelkonfiguration für einzelnen Umwandlungsgewinn und doppelten Umwandlungsgewinn, beziehungsweise. Hochspannungsschwingen kleinerer kapazitiver CFDs-Erfahrung von der Optoelektronik für lärmarmes Auslesen, aber sie werden leicht durch viele Signalelektronen gesättigt. Jedoch werden ermöglichen Pixel mit Doppelsupergewinnen durch aufeinander folgende Operation zwischen die zwei Umwandlungsgewinne geschaltet und lärmarmen Lesungen auf CFD und hohen Lesungen der Dynamikwerte (HDR) auf CDCG; darüber hinaus werden die Bereichsunkosten von zusätzlichen Transistoren und von hoher Pixelentschließung der Kondensatoren erzielt, indem man die Menge begrenzt, dass die Pixelgröße verringert werden kann. Im Jahre 2018 wurde eine Staplungspixelstromkreiserweiterung mit doppeltem Umwandlungsgewinn vorgeschlagen; zusätzliche Stromkreise wurden auf dem unteren Chip durch Pixel-parallele Cu-Cuverbindungen, wie in Abb. 9 eingeführt (c) gezeigt. Indem man zwischen Umwandlungsgewinne von 20 und 200 µV/e- schaltete, wurde ein 1.5-µm Pixel erfolgreich mit Dynamikwerten DBs 83,8 und lärmarm von 0,8 Eeffektivwert angezeigt. Wie in Abbildung 10 gezeigt ist der Pixel-stufige Staplungsschaltungsaufbau an der globalen Fensterladenfunktion des Spannunggebietes und am Pixel mit doppeltem Umwandlungsgewinn angewendet worden. 2019 zeigten ein 2,2 µm globales Fensterladenpixel mit einer Fensterladen-Leistungsfähigkeit von DB über 100. Hochmoderne Pixel mit globalem Fensterladen des Doppelsupergewinnes und -gebietes Pixelgrößen von 0,8 µm und von µm 2,3 beziehungsweise ohne Pixel-stufige stapelnde Stromkreisskalierung erzielen; jedoch werden Staplungspixelkonfigurationen noch erwartet, um Pixelleistung für kleinere Pixel zu erhöhen.

Abbildung 9.-PixelSchaltungsaufbau (a) mit einzelnem Umwandlungsgewinn, (b) mit doppeltem Umwandlungsgewinn und (c) mit doppeltem Umwandlungsgewinn und Staplungspixeln mit parallelen Cu-Cuverbindungen.

Abbildung 10.-PixelSchaltungsaufbau eines Staplungsglobalen Fensterladens des Spannunggebietes über Pixel-parallele Cu-Cuverbindungen.
B. Pixel Parallel ADC
Seit dem Konzept der Pixel-parallelen Digital-Analog-Wandlung wurde im Jahre 2001, Pixel-parallele Cu-Cu-verbundene Staplungsbild-Sensoren mit hybriden Verpfändungsprozessen sind auch vorgeschlagen worden vorgeschlagen. Innerhalb-Pixelbereichsunkosten in den komplexen Stromkreisen begrenzen bestimmt Pixelentschließung, aber im Jahre 2017 wurde ein 4,1 megapixel Staplungsbild-Sensor mit einer Reihe-parallelen ADC-Architektur vorgeschlagen, gefolgt im Jahre 2018 durch Staplungsbild-Sensor 1,46 einer megapixel Ähnlichkeit ADC. Die Pixel-parallele ADC-Architektur hat Mpixel-Entschließung wegen der feinen Neigung Cu-Cuverbindungen des hybriden Verpfändungsprozesses erzielt. Wie in Abbildung 11 gezeigt werden Einzelsteigung ADCs in der Pixel-parallelen und traditionellen Spalte-parallelen Architektur, aber ohne Quellnachfolgerstromkreise benutzt. In-Pixeltransistorverstärker werden direkt in die Komparatoren integriert und schließen jedes Pixel an den unteren Chip über zwei Cu-Cuverbindungen an. Wegen der Bereichsbeschränkung des Zählers, wird der Gray Code Inpixelklinken zugewiesen, und Rohrleitungen der digitalen Anzeige sind unter Verwendung ADCs unter der Pixelreihe eingeführt worden.

Abbildung 11.-Schaltungsaufbau Pixel-paralleler ADC.
Abbildung 12 (A) zeigt einen Prototypchip mit einer Pixel-parallelen ADC-Architektur; obgleich jede ADC mit einer Pixelneigung von µm nur 6,9 eingeführt wird, in dem der Ruhestrom des Komparators auf Na 7,74 begrenzt ist, der Geräuschboden wegen der Steuerung der effektiven Bandbreite unterdrückt zu 8,77 e−rms. Alle Pixel-parallelen ADCs funktionieren gleichzeitig als globaler Fensterladen; deshalb wie in Abbildung 12 (c), keine Brennebeneverzerrung des rollenden Fensterladens wie in gezeigt Abbildung 12 gezeigt (B) wird in den Bildern beobachtet, die unter Verwendung des Prototyps gefangen genommen werden. Pixel-parallele ADC-Architektur fährt fort entwickelt zu werden. Die rezenteste Arbeit zeigt im Jahre 2020 eine Pixelneigung von µm 4,6, Dynamikwerte 127-dB und Geräusche von 4.2e−rms und eine Arbeit von µm 4,95 und Geräusche von 2.6e−rms.

Abbildung 12. Auf-Chipdurchführung einer Pixel-parallelen ADC. (a), Mikrograph des Chips. (b), Bilder gefangen genommen unter Verwendung der Rollenfensterladenoperation und (c) unter Verwendung der globalen Fensterladenoperation.
Photon-Zähler C. Pixel Parallel
Das Photon, das Darstellung, alias Quantendarstellung zählt, ist- eine viel versprechende Technik für das Ermöglichen von Bildgefangennahme mit lärmfreiem Auslesen und hoher Dynamikwertdarstellung (HDR). Bild Photon-zählend, sind Sensoren unter Verwendung der Einzelphotonlawinendioden (SPADs) eine der Herausforderungen der Pixel-parallelen Digital-Analog-Wandlung durch das Stapeln von Techniken. Der Lawinenstrom wird durch ein einzelnes Photoelektron ausgelöst, und in Ermangelung aller möglicher Geräusche vom analogen Vorderseitenschaltkreis, kann das Ereignis als Photonzählung digital angesehen werden. Dieses erfordert die Durchführung von komplexen Stromkreisen für jedes SPAD; während gestapelt, haben Gerätstrukturen mit Pixelverbindungen das Potenzial für das in hohem Grade integrierte Photon, das Darstellung zählt.
Ein Photon-Zählungsbild-Sensor SPAD mit Dynamikwerten DBs 124 und der Anwendung eines Subframe, der Architektur extrapoliert, wurde im Jahre 2021 berichtet. Eine Rückseite-belichtete Pixelreihe (der BI) Einzelphoton-Lawinendiode (SPAD) wird auf dem unteren Chip gestapelt, und der Auslesenschaltkreis wird über Pixel-paralleles Cu-Cu, wie in Abbildung 13 angeschlossen (A) gezeigt. Abb. 13 (B) ist ein schematisches Diagramm einer Pixeleinheit. Jedes Pixel hat einen 9 b digitalen Asynchronzähler (KN) der die Anzahl von Vorfallphotonen zählt. Der Überlauf trägt (VON) vom Zähler wird zurückgegangen zu löscht Stromkreis, um die SPAD-Aktivierung zu steuern und den Timecode (TC) zu verriegeln. Ein 14 b Timecode (TC) wird dann allen Pixeln zugewiesen und den Zähler wenn von den Flaggenänderungen, wie in dem Diagramm der zeitlichen Regelung gezeigt im Abbildung 14 aufhebt. Heraus gelesen 9 b-Zählungen von Photonen oder von verriegeltem 14 b TCs und alle Photonzählungen in Restlichtzuständen ohne Gegenüberlauf genau erhalten. Jedoch wenn der Zähler in helle helle Bedingungen überläuft, notiert das überfließende Pixel die Zeit und extrapoliert die tatsächliche Anzahl von Vorfallphotonen während der Belichtung.

Abbildung 13. Photon, das Bild-Sensor zählt. (a), Chipkonfiguration. (b) vereinfachte PixelSchaltplan.

Abbildung 14. TIMING-Diagramm für die Photonzählung und Subframeextrapolation.
Wie in Abbildung 15 gezeigt (A), Dynamikwerte DBs 124 ist ohne irgendeine Verminderung im störsignalisierenden Verhältnis (SNR) demonstriert worden. Das SNR nach Gegenüberlauf unter hellen Überresten der hellen Bedingungen bei DB 40 über den ausgedehnten Dynamikwerten, seit Zähleroperationen des wahren Photons kann bis 10 240 Photonen oder 9 Bits × 20 Subframes zählen. Abbildung 15 (B) stellt dar, dass ein HDR-Bild bei 250 fps gefangennahm; wegen globaler Fensterladen und 20 Subframe HDR-Operation, wurden keine Bewegungsartefakte sogar mit einem drehenden Fan mit 225 U/min beobachtet. Die Extrapolation mit 20 Subframe unterdrückt effektiv Bewegungsartefakte, wie in Abb. 15 (c) gezeigt. SPAD erfordert eine hohe Vorspannung von ungefähr 20 V und das Pixel-parallele Auslösen der Detektoren an einer niedrigen Versorgungsspannung. SPAD-Pixel mit kleinen Neigungen sind häufig schwierig, wegen der Gerätisolierung zwischen verschiedenen Versorgungsspannungen zu erzielen. Jedoch trennt die Staplungsgerätstruktur die Schichten effektiv der SPAD- und CMOS-Logiks, dadurch sie beschleunigt sie die Entwicklung von kleinen Pixelkonfigurationen mit SPAD und ausgedehnter Funktionalität.

Abbildung 15. Maßergebnisse der Photonzählung. (a), Dynamikwerte und störsignalisierendes Verhältnis. (b) nahm HDR-Bild gefangen. (c) nahm Bild mit Bewegungsartefaktunterdrückung gefangen.
IV. Expansion der Abfragung von Fähigkeit
Zusätzlich zusätzlich den vorher eingeführten Dynamikwerten und globalen zu den Fensterladenfähigkeiten erhöht Staplungsgerättechnologie nicht nur die Bildqualität der Sensor-Architektur, aber erhöht auch die Abfragung von Fähigkeiten wie räumliche Tiefe, zeitlicher abfragender Kontrast und unsichtbare helle Darstellung.
Tiefe A. Spatial
Wie im Abschnitt III-C beschrieben, ist die Staplungsgerätstruktur mit hybridem Abbinden des Cu-Cu ein viel versprechender Ansatz für praktische SPAD-Technologie in einer breiten Palette von Anwendungen und verringert die SPAD-Pixelneigung auf weniger µm als 10. Um Photonentdeckungs-Leistungsfähigkeit (PDE) zu verbessern und optisches Übersprechen mit kleiner Pixelneigung zu verringern, wurde eine Pixelreihe des BI SPAD einschließlich volle Grabenisolierung (FTI) und Cu-Cuabbinden im Jahre 2020 berichtet. Wie in Abbildung 16 in der BI Staplungs-SPAD-Struktur gezeigt, ist die SPAD-Pixelreihe zum Vorfalllicht vollständig offen, und alle Pixeltransistoren werden auf dem unteren Chip eingeführt. Metall begrub FTI-Hilfen, Übersprechen mit angrenzenden Pixeln zu unterdrücken. Die Pixel 10-µm Neigung SPAD kennzeichnen eine Schicht des Silikons 7-µm-thick, um die Empfindlichkeit von fast-Infrarot Maßen der Spektroskopie zu verbessern (NIR) und hohes PDEs über von 31,4% und von 14,2% bei 850 Nanometer und 940 Nanometer zu erzielen, beziehungsweise.

Abbildung 16. SPAD-Gerätstruktur. (A), FI SPAD. (b) Bi-stapelte SPAD.
Im Jahre 2021 wird ein 189 × 600 SPAD direkter Sensor Zeit-vonfluges (ToF) unter Verwendung eines Bi-Staplungs-SPAD für Automobillidar-Systeme berichtet. Alle Pixelvorderseitenstromkreise werden im zugrunde liegenden Chip unter der SPAD-Reihe, wie in Abbildung 17 gezeigt eingeführt. In einem LiDAR-System wenn ein reflektierter Laser-Impuls empfangen wird, erzeugt das SPAD einen Auslöseimpuls mit einer Verzugszeit von 6 ns und mittelt ihn einem zeit-zu-digitalen Konverter über (TDC). Die Spitzen- und unteren Chips verwenden 90 Nanometer SPAD und 40 Prozesse Nanometers CMOS mit 10 kupfernen Schichten, beziehungsweise. Wegen der Staplungsstruktur, schließt der Sensor eine ÜbereinstimmungsAuswerteschaltung, ein TDC und einen digitalen Signalprozessor (DSP) als die Bausteine für die Tiefenabfragung mit ein. Der direkte ToF-Sensor weist eine Abstandsgenauigkeit von 30 cm über einer ausgedehnten Strecke bis 200 m auf und ermöglicht ihr, Gegenstände mit 95% Reflexionsvermögen am Lux 117k im Sonnenlicht zu ermitteln.

Abbildung 17. BI stapelte SPAD mit direktem ToF-Tiefen-Sensor.
Das BI stapelte SPAD-Struktur ist ein Durchbruch in der SPAD-ansässigen Darstellung und in der Tiefe, die mit verbesserten Eigenschaften abfragt. Die BI-Stapelstruktur verbessert Quantenausbeute und trennt das SPADs und die Stromkreise in die optimalen Silikonschichten, die mit herkömmlichen Pixeln verglichen werden, die die Stromkreise nahe bei jedem SPAD setzen. Deshalb überwindt die Staplungsdurchführung die traditionellen Beschränkungen von SPAD-Sensoren und ist für eine breitere Benutzungsmöglichkeit passend.
B. Time Contrast Abfragung
Ereignis-ansässige Visions-Sensoren (EVS) ermitteln zeitlichen Kontrast des Einzelpixels über voreingestellten relativen Schwellen, um die zeitliche Entwicklung von relativen hellen Änderungen aufzuspüren und Probenahmepunkte für frameless Pixel-stufige Maße der absoluten Intensität zu definieren. Seit EVS zuerst im Jahre 2006 berichtet wurde, sind viele Anwendungen unter Verwendung EVS vorgeschlagen worden, wie Hochgeschwindigkeits- und Niederleistungsindustrielle bildverarbeitung wegen der zeitlichen Präzision von aufgezeichneten Daten, der inhärenten Unterdrückung der zeitlichen Redundanz führend zu verringert, Kosten und eine breite Palette von Inszenario nachzubearbeiten. Dr-Operation. Obgleich Pixelgröße auf 9 µm Neigung Palette durch BI-Strukturen verringert wurde, leidet EVS unter großer Pixelgröße und häufig kleinen der Entschließung, die zur umfangreichen Pixel-stufigen Analogsignalverarbeitung passend ist. Deshalb Nutzen EVSs besonders von den Fortschritten in Staplungsgerätstrukturen mit Pixelskala Cu-Cuverbindungen.
× 720 4.86-µm Bi-stapelte Pixelneigung 1280 EVS wurde berichtet im Jahre 2020. Abbildung 18 zeigt das PixelSantendiagramm der Funktion der Kontrastentdeckung (CD) und ein schematisches Diagramm der Auslesenschnittstellen- und -zustandslogikblöcke des Inpixels asynchronen. Der Fotostrom wird zu einem Spannungssignal, Vlog konvertiert, und die Kontraständerung wird durch asynchrone Deltamodulation (ADM) ermittelte unter Verwendung eines Niveauüberfahrtkomparators erreicht. Das Bi-Staplungs-EVS im Abbildung 19 (A) erzielt Reihe-stufige Zeitstempel 1-µs, eine maximale Ereignisrate von 1,066 Milliarde Ereignissen pro zweites (ENV) und eine Datenformatisierungsrohrleitung von 35 nW/pixel und von 137 pJ/event für die Hochgeschwindigkeits-, Niederleistungsanwendungen der industriellen Bildverarbeitung. Abbildung 19 (B) zeigt Sensor-Operation für einige Beispielanwendungen. Verkehrsszenenaufnahmen herum 1 Lux Restlichtkontrastempfindlichkeit demonstrieren. Hohe zeitliche Genauigkeit von den Niedriglatenzpixeln und Hochgeschwindigkeitsauslesenoperationen lassen den Sensor zeit-verschlüsselte strukturierte helle Muster in der Tiefe 3D decodieren, die Anwendungen abfragt. Abbildung 20 stellt dar, dass die Tendenz des Pixels herein EVS werfen. Wegen der Staplungsgerättechnologie, ist die Pixelgröße von EVS jetzt unterhalb 5 µm Neigung für praktische Anwendungsfälle megapixels.

Abbildung 18. PixelSantendiagramm von EVS

Abbildung 19. Bi-Staplungs-EVS und sein Anwendungsbeispiel. (a), Mikrograph des Chips. (b), Anwendungs-Beispiele.

Lichtdarstellung C. Invisible
Staplungsgerättechnologie erleichtert auch unsichtbare helle Darstellung unter Verwendung der Nichtsilikonphotodetektoren in der hybriden Integration. Beispiele von Nichtsilikonphotodetektoren mit hybrider Integration umfassen InGaAs-Fotodetektoren, GE-auf-Siphotodetektoren und organische fotoleitende Filme. In diesem Abschnitt werden neue Ergebnisse InGaAs-Sensoren unter Verwendung des hybriden Abbindens des Cu-Cu zusammengefasst.
Die Nachfrage nach Darstellung in der Kurzwelleninfrarot (SWIR) Strecke (d.h. Wellenlängen zwischen 1000 und 2000 Nanometer) hat sich für die industrielle, wissenschaftliche, medizinische und Sicherheitsanwendungen erhöht. InGaAs-Geräte sind in SWIR-Sensoren benutzt worden, weil ihre Absorptionseigenschaften in der SWIR-Strecke nicht durch Silikon-ansässige Geräte abgedeckt werden können. In herkömmlichen InGaAs-Sensoren wird jedes Pixel der Fotodiodenreihe (PDA) an eine Auslesenintegrierte schaltung (ROIC) über eine Halbleiterchipkreuzung unter Verwendung der Stöße angeschlossen. Diese Struktur erschwert gewöhnlich die Herstellung von den Feinneigungspixelreihen wegen der begrenzten Ersteigbarkeit von Stößen. Im Jahre 2019 wurde ein InGaAs-Bild-Sensor eingeführt, in dem je 5-µm Pixel PDAs an das ROIC unter Verwendung des Cu-Cuabbindens angeschlossen wurde. Heterostrukturen InGaAs/InP wurden Epitaxial- auf kleinen handelsüblichen InP-Substraten mit Durchmessern weniger gewachsen, als 4. wie in Abbildung 21 gezeigt, Epitaxial- Oblaten InGaAs/InP in Chips gewürfelt werden und auf große Siliziumscheiben unter Verwendung eines III-V Würfel-zusilikonprozesses übertragen. Nach Herstellung der Cuauflagen, verwendet das III-V/Si heterowafer Cu-Cuabbinden, um jedes III-V Pixel an das ROIC mit der ROIC-Mischung anzuschließen. Abbildung 22 zeigt die Kontaktneigungstendenz für Halbleiterchipstöße und Cu-Cuabbinden für InGaAs-Sensoren. Halbleiterchipkreuzung unter Verwendung der Stöße, die traditionelle Methode der Fabrikation von InGaAs-Sensoren, ist nicht für das Herunterschrauben der Pixelneigung passend, die passend ist, Prozessränder und schlechte Wiederholbarkeit zu verengen. Jedoch ist Cu-Cuhybridation für Massenproduktion von CMOS-Bild-Sensoren mit hohen Erträgen seit 2016 verwendet worden und ist eine Schlüsseltechnologie für die Gradeinteilung sich untereinander verbindet zu InGaAs-Sensoren. Abbildung 22 zeigt auch ein Beispiel einer Anwendung, die Inspektions- und Sicherheitsüberwachung in ein nebeliges Szenario mit einbezieht. So ermöglichen InGaAs-Bild-Sensoren Darstellung HD SWIR durch Pixel-stufige Cu-Cuverbindungen.

Abbildung 21. Prozessflussdiagramm für InGaAs-Bild-Sensor-Herstellung.

Abbildung 22. Halbleiterchipstoßkontakt-Neigungstendenzen und Anwendungsbeispiele für Cu-Cuabbinden und InGaAs-Sensoren.
Sensoren V. Smart Vision
Nachfrage nach Kameraprodukten mit erreichbaren Fertigungsgenauigkeiten AI wächst im Internet des Marktes der Sachen (IoT), der Klein-, intelligenten Städte und der ähnlichen Anwendungen. Verarbeitungsleistung AI auf solchen Randgeräten kann einige der Fragen ansprechen, die mit Computing-Systemen der reinen Wolke, wie Latenz, Wolkenkommunikationen, Verarbeitungskosten und Privatlebeninteressen verbunden sind. Marktnachfragen nach intelligenten Kameras mit erreichbaren Fertigungsgenauigkeiten AI umfassen die kleinen, niedrigen Kosten, Leistungsaufnahme der geringen Energie und Leichtigkeit der Installation. Jedoch gaben herkömmliche CMOS-Bild-Sensoren nur die Rohdaten des gefangengenommenen Bildes aus. Deshalb wenn man eine intelligente Kamera mit erreichbaren Fertigungsgenauigkeiten AI entwickelt, es ist notwendig, um IC zu verwenden, die Bildsignalprozessor (ISP) umfassen, das neurale Gewindenetz (CNN) verarbeitend, D-RAM und andere Fähigkeiten.
Ein Staplungs-CMOS-Bild-Sensor, welche megapixels 12,3 und aus einem DSP eingeweiht wurde CNN-Berechnung besteht, wurde im Jahre 2021 berichtet. Wie in Abbildung 23 gezeigt enthält der Sensor eine integrierte Lösung mit voller Bildgefangennahmenübertragung auf den CNN-Folgerungsprozessor und kann bei 120 fps, einschließlich Bildgefangennahme unter Verwendung eines 4,97 TOPS/W DSP und Aufchip CNN-Verarbeitung verarbeitet werden. Der Verarbeitungsblock hat ein ISP für CNN-Inputaufbereitung, ein DSP-Subsystem, das für verarbeitendes CNN optimiert werden, und ein 8-MB L2 SRAM für die Speicherung von CNN-Gewichten und von Laufzeitgedächtnis. Abbildung 24 zeigt einige Beispiele von CNN-Folgerungsergebnissen mit MobileNet v1. Das DSP-Subsystem zeigte ähnliche Folgerungsergebnisse zu TensorFlow. Intelligente Visions-Sensoren sind in der Lage, den kompletten CNN-Folgerungsprozeß auf dem Sensor laufen zu lassen und können die gefangengenommenen Bilder als Rohdaten- und CNN-Folgerungsergebnisse im gleichen Rahmen durch die MIPI-Schnittstelle ausgeben. Der Sensor stützt auch Ertrag von CNN-Folgerungsergebnissen nur von der SPI-Schnittstelle, um kleinen Kameras zu ermöglichen und System-Leistungsaufnahme und Kosten zu verringern. Der CNN-Folgerungsprozessor auf dem Sensor erlaubt Benutzern, ihre Liebling AI-Modelle in eingebettetes Gedächtnis zu programmieren und zu umprogrammieren sie entsprechend den Anforderungen oder den Zuständen von, denen das System benutzt wird. Zum Beispiel wenn es am Eingang einer Anlage installiert wird, kann er verwendet werden, um die Anzahl von den Besuchern zu zählen, welche die Anlage eintragen; wenn es auf ein Ladenregal installiert wird, kann er verwendet werden, um vergriffene Situationen zu ermitteln; wenn es auf die Decke installiert wird, kann er für die Hitze verwendet werden, die Speicherbesucher aufzeichnet. Intelligente Visions-Sensoren werden erwartet, um preiswerte Rand AI-Systeme für verschiedene Anwendungen unter Verwendung flexibler AI-Modelle zur Verfügung zu stellen.

Dieses Papier wiederholt neue Leistungen in der Bild-Sensor-Architektur mit Staplungsgerätstrukturen. Die Staplungsgerätstruktur verbessert erheblich Bild-Sensor-Leistung, besonders mit hoher Rahmenrate und die hohen Pixelbeschlüsse, durch in hohem Grade parallele ADCs eingeführt unter Verwendung der Sensor-Pixel und CMOS-Stromkreises optimierten Verfahrenstechnik. In der rezenten Arbeit sind einige Anträge, mit einigen Ergebnissen, unter Verwendung der Pixel-parallelen stapelnden Stromkreise und/oder der intelligenteren Verarbeitungseinheiten gemacht worden. Diese neuen Herausforderungen erfordern höhere Ersteigbarkeit, mehr Optimierung der Verfahrenstechnik für jede Funktion und höhere Bereichs-Leistungsfähigkeit. Fotodetektoren, Pixelvorderseitenstromkreise, analoges mehrdeutiges Zeichen und digitale Prozessoren und Gedächtnisse können, wie in Abbildung 25 gezeigt leistungsfähiger integriert werden, und zukünftige Bild-Sensor-Architektur gewinnt weitere Entwicklung, um Fähigkeiten durch das Gerät zu erweitern, das Techniken stapelt.