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An den neuen 2020 internationalen treffenden Elektron-Geräten (IEDM), stellte Imec ein Papier auf einer neuen Kondensator-losen D-RAM-Zellarchitektur dar.

D-RAM wird für Arbeitsspeicher in den Systemen verwendet, und heutige höchstentwickelte Geräte basieren auf ungefähr 18nm zu den Prozessen 15nm. Die körperliche Grenze für D-RAM ist irgendwo um 10nm.

D-RAM selbst basiert auf einem Eintransistor, Speicherzellenarchitektur des Einkondensators (1T1C). Das Problem ist, dass es schwieriger wird, den Kondensator an jedem Knoten einzustufen oder zu schrumpfen.

„Traditionelle Gedächtnisse des D-RAM 1T1C über 32Gb hinaus einstufend, sterben Sie Dichtegesichter zwei große Herausforderungen,“ entsprechend Imec. „Zuerst, Schwierigkeiten im Si-ansässigen Reihentransistor, der einstuft, ihn zu machen anfechtend, um den erforderlichen aus-gegenwärtigen und Weltleitungswiderstand mit abnehmendem Zellengröße beizubehalten. Zweitens wird Integration 3D und Ersteigbarkeit – der entscheidende Weg in Richtung D-RAM zum mit hoher Dichte – begrenzt durch den Bedarf an einem Speicherkondensator.“

In R&D arbeitet die Industrie an verschiedenen zukünftigen Zweikanalmagnetbandelementen, um D-RAM zu ersetzen. Dann arbeiten einige an Weisen, heutiges D-RAM unter Verwendung der neuen Materialien zu verlängern.

Zum Beispiel hat Imec eine D-RAM-Zellarchitektur geplant, die zwei Indium-Gallium-Zinkoxiddünnfilmtransistoren (IGZO-TFTs) und keinen Speicherkondensator einführt. D-RAM-Zellen in einer (2 Kondensator des Transistors 0) Konfiguration 2T0C zeigen eine Zurückhaltenzeit länger als 400s für verschiedene Zellmaße. Dieses verringert der Reihe nach des die Bildwiederholfrequenz Gedächtnisses und die Leistungsaufnahme.

Die Fähigkeit, IGZO-TFTs in der zurück-Ende-von-spurigen Linie der Herstellung zu verarbeiten (BEOL) verringert den Abdruck der Zelle und öffnet die Möglichkeit des Stapelns von einzelnen Zellen.

„Außer der Zeit des langen Zurückhaltens, stellen IGZO-TFT-ansässige D-RAM-Zellen einen zweiten bedeutenden Vorteil über gegenwärtigen D-RAM-Technologien dar. Anders als Si können IGZO-TFT Transistoren bei den verhältnismäßig niedrigen Temperaturen fabriziert werden und sind folglich mit BEOL Verarbeitung kompatibel. Dieses erlaubt uns, die Peripherie der D-RAM-Speicherzelle unter die Gedächtnisreihe zu bewegen, die erheblich den Abdruck des Gedächtnisses sterben verringert. Darüber hinaus öffnet die BEOL Verarbeitung Wege in Richtung zum Stapeln von einzelnen D-RAM-Zellen und folglich ermöglicht Architektur 3D-DRAM. Unsere Durchbruchlösung hilft, die so genannte Gedächtniswand, D-RAM-Gedächtnisse eine entscheidende Rolle in, fordernden Anwendungen wie Wolkendatenverarbeitung und künstlicher Intelligenz zu spielen fortfahren lassend,“ sagte Gouri Sankar Kar, Programmdirektor bei Imec herunterzureißen.

14nm STT-MRAM
Auch an IEDM, stellte IBM ein Papier auf der ersten eingebetteten Technologie des Drehbeschleunigung-Übertragungdrehmoments MRAM (STT-MRAM) der Welt am Prozessknoten 14nm CMOS dar.

IBMs STT-MRAM Technologie ist für die eingebettete und Cache-Speicher-Anwendungen im Mobile, in der Lagerung und in anderen Systemen bestimmt.

Ein zukünftiges Zweikanalmagnetbandelement, STT-MRAM ist attraktiv, weil es die Geschwindigkeit von SRAM und die Nichtflüchtigkeit des Blitzes mit unbegrenzter Ausdauer kennzeichnet. STT-MRAM ist eine Eintransistorarchitektur mit einer magnetischen Speicherzelle der Tunnelkreuzung (MTJ). Es verwendet den Magnetismus des Elektronenspins, um permanente Eigenschaften in den Chips zur Verfügung zu stellen. Schreiben Sie und lesen Sie Funktionen teilen den gleichen parallelen Weg in der MTJ-Zelle.

Es gibt zwei Arten STT-MRAM-alleinstehende Chips und eingebettet. Alleinstehendes STT-MRAM versendet und, verwendend in den Unternehmensfestkörper-Antrieben (SSDs.)

STT-MRAM wird auch anvisiert, um heutiges eingebettet NOCH Flash-Speicher in den Mikroreglern (MCUs) und in anderen Chips zu ersetzen. STT-MRAM wird auch für Cache-Speicher-Anwendungen übersetzt.

Heutiges MCUs integrieren einige Komponenten auf dem gleichen Chip, wie eine Zentraleinheit (CPU), SRAM, eingebettetes Gedächtnis und Peripherie. Eingebettetes Gedächtnis wird für Codespeicher verwendet, dem Stiefel herauf ein Gerät und es Programme laufen lassen lässt. Eine der allgemeinsten eingebetteten Gedächtnisarten wird NOCH Flash-Speicher genannt. NOCH ist Flash-Speicher schroff und arbeitet in eingebetteten Anwendungen.

Aber NOCH hat kein Dampf mehr und ist schwierig, über den Knoten 28nm/22nm hinaus einzustufen. Plus, eingebettet NOCH oder eFlash wird an modernen Knoten zu teuer.

Das ist, wo STT-MRAM in-es ersetzt jenseits eingebettet NOCH an 28nm/22nm und passt. „Jedoch, sind diese modernen Anwendungen durch zwei Schlüsselherausforderungen begrenzt worden: 1) Verbessern von MTJ-Leistung, um die Schreibströme bei der Kontrolle von Verteilungen zu verringern; und 2), die MRAM-/CMOSstromkreis- und -zelldichte für Modernknotenskalierung erhöhend. Vorhergehende führende Arbeit, alle am 28nm – Knoten 22nm, hob die Herausforderung der Integrierungsfestneigung MTJs innerhalb des kurzen vertikalen Zeitraums hervor, der zwischen BEOL-Metallniveaus verfügbar ist – eine Herausforderung, die bis jetzt Knoten 14nm eMRAM an sich entwickeln verhindert hat,“ sagte Daniel Edelstein, einen IBM-Gefährten im Papier. Andere trugen zur Arbeit bei.

„Hier, demonstrieren wir die erste Knoten 14nm eMRAM Technologie. Unter Verwendung eines eMRAM 2Mb Makro erzielen wir eine Integration an einer festen MTJ-Neigung (160nm), die vertikal zwischen M1 und M2 passt. Diese Platzierung maximiert eMRAM Stromkreisleistung, indem sie Staplungs-BEOL-parasitics beseitigt, und verringert Chipgröße und -kosten, indem sie obere verdrahtende Bahnen für Logik klärt, und die Gesamtanzahl von Niveaus, um große Reihen zu verdrahten verringert (diese möglicherweise benötigen Niveaus des Cu n+3 für MTJs setzten auf Niveau Mangan, folglich den Vorteil von n=1). Wir demonstrieren Lesen und schreiben Funktionalität, einschließlich notieren Sie Leistung zu 4ns, und zeigen Sie, dass das eMRAM Prozessmodul beim Beibehalten der Zuverlässigkeitsanforderungen der Logiks BEOL addiert werden kann,“ Edelstein sagte.

„Einige EinheitsVerfahrensinnovationen ermöglichten dieser Integration, einschließlich eine neue unter-lithographische microstud (Μbolzen) Grundelektrode (BEL), feine Profilsteuerung des kopierenden MTJ und dielektrische Filme, optimiertes BEL-/MTJaufdampfen und optimiertes nach--MTJ niedrig--k planarization über Reihen- und Logikbereichen,“ sagte er.

Nicht-ideales ReRAM
CEA-Leti hat eine Lernfähigkeit- einer Maschinetechnik demonstriert, welche die „nicht-idealen“ Merkmale von widerstrebendem RAM (ReRAM) ausnutzt.

Forscher haben einige Sperren überwunden, um ReRAM-ansässige Geräte für den Rand der Datenverarbeitung zu entwickeln.

Eine Teilmenge AI, Lernfähigkeit einer Maschine verwendet ein neurales Netz in einem System. Ein neurales Netz knirscht Daten und identifiziert Muster im System. Dann bringt es bestimmte Muster zusammen und lernt, welche jener Attribute wichtig sind.

ReRAM ist unterdessen auch eine zukünftige Gedächtnisart. ReRAM hat niedriger Latenz und Leistung als heutiger Flash-Speicher schneller zu schreiben gelesen. In ReRAM wird eine Spannung an einem materiellen Stapel angewendet und schafft eine Änderung im Widerstand, der Aufzeichnungsdaten im Gedächtnis.

ReRAM ist jedoch schwierig sich zu entwickeln. Nur einige haben Teile im Markt versendet. Es gibt andere Fragen. „Gegenwärtige Ansätze verwenden gewöhnlich Lernen- Algorithmen, die nicht mit dem tatsächlichen nicht--idealities des widerstrebenden Gedächtnisses versöhnt werden können, besonders Zyklus-zuzyklusvariabilität,“ sagte Thomas Dalgaty von CEA-Leti in der Natur-Elektronik, eine Technologiezeitschrift.

„Hier, berichten wir über einen Lernfähigkeit- einer Maschineentwurf, der memristor Variabilität ausnutzt, um Markovketten-Monte Carlo Probenahme in einer fabrizierten Reihe von 16.384 Geräten einzuführen, die als bayesisches Maschinenlernmodell konfiguriert sind,“ Dalgaty sagten. „Unsere Annäherung zeigt Robustheit zur Gerätverminderung bei zehn Million Ausdauerzyklen, und, basiert auf Stromkreis und System-stufigen Simulationen, wird die Gesamtenergie, die erfordert wird, die Modelle auszubilden, geschätzt, um im Auftrag der microjoules zu sein, die vornehmlich niedriger als in den ergänzenden en-ansässig Ansätze des Metall-Oxidhalbleiters (CMOS) ist. “ (Von Mark LaPedus)