Nachrichten

Die Halbleiterindustrie steigert seine Bemühungen im modernen Verpacken, eine Annäherung, die mit den neuen und komplexen Chip-Entwürfen weiterverbreitet wird.

Gießereien, OSATs und andere stellen die folgende Welle von modernen Verpackungstechniken, wie 2.5D/3D, chiplets und Fan-heraus bereit, und sie entwickeln exotischere Verpackungstechniken, die versprechen, Leistung zu verbessern, Energie zu verringern und verbessern Zeit zum Markt. Jede Paketart ist, mit verschiedenen Kompromissen unterschiedlich. Wie vor, ist die Idee hinter dem modernen Verpacken, komplexe Würfel in einem Paket zusammenzubauen und schafft einen System-stufigen Entwurf. Aber das moderne Verpacken stellt einige technische und Kostenherausforderungen gegenüber.

Das moderne Verpacken ist nicht neu. Jahrelang hat die Industrie Würfel in einem Paket zusammengebaut. Aber moderne Pakete gewöhnlich sind für die leistungsfähigerenanwendungen benutzt worden, die passend sind zu kosten.

Heute obwohl, das moderne Verpacken eine lebensfähigere Wahl wird, zum eines komplexen Chip-Entwurfs aus verschiedenen Gründen zu entwickeln. Gewöhnlich einen Entwurf voranzubringen, entwickelt die Industrie ein-Chip-System (Soc) unter Verwendung der Chipskalierung, um verschiedene Funktionen auf ein einzelnes monolithisches zu passen sterben. Aber Skalierung wird an jedem Knoten schwieriger und teuer, und nicht alles profitiert von Skalierung.

Typischer Fall: Intel, ein langfristiger Befürworter der Chipskalierung, stieß auf einige Verzögerungen mit seinem Prozess 10nm wegen der verschiedenen Herstellungsstörschübe. Intel stockt jetzt seine Entwürfe 10nm auf, aber es verzögerte vor kurzem 7nm unter Ertragfragen. Während die Firma schwört, regelt sie das Problem und mit seiner Chipskalierung, hegt sie fortzufahren auch seine Wetten ein, indem sie seine Verpackenbemühungen steigern.

Samsung und TSMC, die zwei anderen führenden Chip-Hersteller, ziehen voran mit Chipskalierung an 5nm und jenseits um. Aber Samsung und TSMC sowie andere Gießereien, auch erweitern ihre Verpackenbemühungen. Und das OSATs, die aus dritter Quelle Packdienste liefern, fahren fort, neue moderne Pakete zu entwickeln.

Das moderne Verpacken löst nicht jedes Problem im Chip-Entwurf. Der Chip, der noch einstuft, bleibt eine Wahl. Was ändert, obwohl, neue Pakettechnologien sind wettbewerbsfähiger ist.

„Das Verpacken ist wirklich die folgende Phase, zu vollenden, was, wenn die Präferenz zum Schrumpfen den Knoten nicht mehr die klare Wahl ist,“ sagte Kim Yess, Geschäftsführer von WLP-Materialien am Brauer Science erforderlich ist. „Kreative Architektur kann reifer Großserienherstellung von den aktiven und passiven verpackt zu werden Geräten ermöglichen, sodass das Leistungsergebnis robuster ist und hat einen niedrigeren Kosten-vonbesitz.“

Keine Paketart kann allen Bedarf erfüllen. „Die Wahl ist von der Anwendung abhängig, die vorschreibt, was die Verpackenarchitektur aussehen wird wie. Sie ist ganz über, was Sie die Leistung sein wünschen und der Formfaktor, den Sie für das Endengerät benötigen,“ sagte ja.

So entwickeln Verkäufer einige Arten. Sind hier einige der spätesten Technologien:

ASE und TSMC entwickeln Fan-heraus mit Silikonbrücken. Fan-heraus wird benutzt, um Würfel in einem Paket zu integrieren, und Brücken liefern die Verbindungen von einer sterben zu anderen.
TSMC entwickelt Silikonbrücken für 2.5D, ein Spitzen sterben stapelnde Technologie.
Einige Firmen entwickeln chiplets, eine Weise, Würfel zu integrieren und sie in einem Paket anzuschließen. Intel und andere entwickeln neue Würfel-zuwürfelverbindungsspezifikt. für chiplets.
Das optische Vernetzungs-Forum (OIF) entwickelt neue Würfel-zuwürfelspezifikt. für chiplets und ermöglicht neuen Kommunikationsentwürfen.

Warum verpackend?
Für Jahrzehnte stellten Chip-Hersteller eine Technologie des neuen Prozesses mit mehr Transistordichte alle 18 bis 24 Monate vor. An diesem Rhythmus führten Verkäufer die neuen Chips ein, die auf diesem Prozess basierten und ermöglichten Geräten mit mehr Transistordichte und neuen elektronischen Produkten mit größerem Wert.

Aber es wird schwieriger, diese Formel an modernen Knoten beizubehalten. Chips sind mit kleineren Eigenschaften komplexer geworden, und IC-Entwurf und Herstellungskosten haben emporgeschnellt. Gleichzeitig hat der Rhythmus für einen völlig eingestuften Knoten von 18 Monate bis 2,5 Jahre oder länger verlängert.

„Wenn Sie 45nm mit 5nm vergleichen, das heute geschieht, sehen wir eine Zunahme 5X der Oblatenkosten. Das liegt an der Anzahl von den Verarbeitungsschritten, die erfordert werden, um dieses Gerät herzustellen,“ sagte Ben Rathsack, Vizepräsident und Abgeordneten Generaldirektor an Telefon Amerika.

Wegen der hochfliegenden Entwurfskosten können sich weniger Verkäufer leisten, führende Geräte zu entwickeln. Viele Chips erfordern nicht moderne Knoten.

Aber viele Entwürfe erfordern noch moderne Prozesse. „Wenn Sie Moores Gesetz gefolgt haben, würden Sie denken, dass Skalierung oder Innovation stoppen. Ehrlich ist das nicht wahr. Die Menge von Geräten und wie sie fortpflanzen, wachsen mit einer starken Rate,“ Rathsack sagte.

Skalierung bleibt eine Wahl für neue Entwürfe, obgleich viele nach Alternativen wie dem modernen Verpacken suchen. „Der Impuls fährt mehr Kunden in mehr Anwendungen, um Ausweichlösungen, als zu erforschen groß, Einzelwürfellösungen auf teurem Blutenrandsilikon,“ sagte Walter Ng, Vizepräsidenten der wirtschaftlicher Entwicklung an UMC. „Wir immer werden in eine Richtung des Benötigens der komplexeren Funktionalität umziehen. Das bedeutet gewöhnlich größere Chips. Wir haben immer das mit der Fähigkeit, zum folgenden Technologieknoten abzuwandern gehandhabt, der mit den gleichen Herausforderungen von Kosten und von Energie gekommen ist. Wir sind am Punkt jetzt, wo diese Fähigkeit anfängt, durchführbar nicht mehr zu sein und Ausweichlösungen müssen werden. Die modernen Verpackenlösungen, verbunden mit innovativen Verbindungsansätze, liefern einige jener attraktiven Alternativen. Aber wir müssen beachten, dass die betroffene Chipwirtschaft bestimmt die entscheidende Durchführung.“

Für Jahrzehnte war das Verpacken ein nachträglicher Einfall. Es kapselte einfach einen Würfel ein. Und im Herstellungsfluß, Chip-Hersteller Prozesschips auf einer Oblate in dem tollen. Dann werden die Chips in den einfachen herkömmlichen Paketen gewürfelt und zusammengebaut.

Herkömmliche Pakete sind reif und billig, aber sie sind in der elektrischen Leistungs- und Verbindungsdichte begrenzt. Das ist wo moderne Verpackensitze herein. Es ermöglicht höherer Leistung mit mehr I/Os in den Systemen.

2.5D gegen Fan-heraus
Einige moderne Verpackenarten sind im Markt, wie 2.5D/3D und Fan-heraus. Beide Arten bewegen sich in Richtung zu mehr Funktionen und I/Os, Stützgrößere und komplexere Würfel.

Fan-heraus ist eine Oblate-stufige Verpackungstechnik, in der Würfel in einer Oblate verpackt werden. In der Verpackenlandschaft Fan-herauspassung in den Mittelbereich zum Spitzenraum. Amkor, ASE, JCET und TSMC verkaufen Fan-herauspakete.

In einem Beispiel des Fans-heraus, stirbt ein D-RAM wird gestapelt auf einem Logikbaustein in einem Paket. Dieses holt das Gedächtnis näher an der Logik und ermöglicht mehr Bandbreite.

Fan-herauspakete bestehen Würfeln und aus Wiederverteilungsschichten (RDLs). RDLs sind das kupferne Metall untereinander verbindet das, elektrisch ein Teil des Pakets an andere anzuschließen. RDLs werden durch Linie und Raum gemessen, die die Breite und auf die Neigung einer Metallspur sich beziehen.

Fan-heraus wird in zwei Segmente aufgespaltet — Standard- und mit hoher Dichte. Anvisiert für Verbraucher und bewegliche Anwendungen, wird Standard-dichtefan-heraus als Paket mit weniger als 500 I/Os und größerer als 8μm Linie und Raum RDLs definiert. Übersetzt für Spitzenapps, Fan-heraus hat mit hoher Dichte mehr als 500 I/Os mit Linie und Raum RDLs weniger als 8μm.

Am Spitzen entwickeln Verkäufer Fan-heraus mit RDLs bei 2μm Linie/Raum und Jenseits. „, mit heutiger Bandbreite und Input-/Outputanforderungen, RDL-Linienstärken und Neigungsanforderungen aufrechtzuerhalten schrumpfen in zunehmendem Maße und werden ähnlich BEOL-Verbindungen unter Verwendung des kupfernen Damascene verarbeitet, der verarbeitet, um kleineren Linienstärken zu ermöglichen,“ sagte Sandy Wen, einen Prozessintegrationsingenieur bei Coventor, Lam Research Company, in einem Blog.

Um Fan-herauspakete zu machen, werden Würfel in eine Oblate ähnliche Struktur unter Verwendung eines Epoxidformmittels gelegt. Das RDLs werden gebildet. Die einzelnen Würfel werden geschnitten und bilden ein Paket.

Fan-heraus hat einige Herausforderungen. Wenn die Würfel in das Mittel gelegt werden, können sie während des Prozesses umziehen. Dieser Effekt, genannt sterben Verschiebung, kann Ertrag auswirken.

Auf einmal war Fan-heraus in Input-/Outputzählung begrenzt. Jetzt Fan-heraus bewegt sich mit hoher Dichte in Richtung zu höheren Input-/Outputzählungen und dringt das Spitzengebiet ein, das durch 2.5D gehalten wird.

2.5D ist sterben stapelnde Pakettechnologie ein Spitzen. Fan-heraus verlegt nicht 2.5D. Aber Fan-heraus ist weniger teuer, weil er keinen Interposer wie 2.5D erfordert.

Nichtsdestoweniger Fan-heraus stützt mit hoher Dichte mehr und größere Chips, die größere Pakete erfordern. Gewöhnlich verwendet die Verpackengemeinschaft den Ausdruck „Fadenkreuz“ hier. Verwendet in der Chipproduktion, ist ein Fadenkreuz oder eine Maske eine Urlehre eines IC-Entwurfs. Ein Fadenkreuz kann unterbringen, Größen bis zu ungefähr 858mm ² zu sterben. Wenn der Würfel größer ist, verarbeitet ein Chip-Hersteller einen Chip auf mehr als einem Fadenkreuz.

Zum Beispiel erfordert möglicherweise ein großer Chip zwei Fadenkreuze (Größe des Fadenkreuzes 2X). Dann im Produktionsablauf, werden die zwei Fadenkreuze separat entwickelt und genäht zusammen, der ein teurer Prozess ist.

TSMC unterdessen versendet Fan-herauspakete mit einer Größe des Fadenkreuzes 1.5X. „Wir visieren an, um einer Größe des Fadenkreuzes 1.7X in Produktion in Q4 dieses Jahr zu holen,“ sagte Douglas Yu, Vizepräsidenten der integrierten Verbindung u. des Verpackens bei TSMC. „Ein Fadenkreuz 2.5X wird qualifiziert durch Q1 ‚21.“

Größere Fan-herauspakete geben Kunden etwas neue Wahlen. Lassen Sie uns Sie sagen, ein Paket mit hohem Bandbreitengedächtnis (HBM) zu wünschen. In HBM werden D-RAM-Würfel auf einander gestapelt und ermöglichen mehr Bandbreite in den Systemen.

HBM wird hauptsächlich in den Spitzen- und teuren Paketen 2.5D gefunden. Jetzt mit größeren Paketgrößen, entwickeln ASE und TSMC weniger-teure Fan-herauspakete, die HBM stützen.

Es gibt andere neue Wahlen. ASE und TSMC entwickeln Fan-heraus mit Silikonbrücken. Intel war die erste Firma, zum von Silikonbrücken zu entwickeln. Gefunden in den Spitzenpaketen, ist eine Brücke ein kleines Stück Silikon, das ein sterben zu anderen in einem Paket anschließt. Brücken werden als billigere Alternative als Interposer 2.5D in Position gebracht.

Brücken versprechen, neue Funktionalität zum Fan-heraus zu holen. Zum Beispiel TSMCs kennzeichnet traditioneller Fan-heraus eine 40μm Neigung mit 3 RDL-Schichten bei 2μm-2μm Linie/Raum. „(TSMCs Silikon-Brücken) Technologie kann die lokale Neigung bis 25μm verringern, um Chipbereich zu sparen. Eine RDL-Linie und -raum bei 0.4μm und 0.4μm liefert eine viel höhere Verbindungsdichte,“ Yu sagte.

2.5D unterdessen geht nicht weg. Einige entwickeln enorme Gerätarchitektur mit mehr I/Os. Fürs Erste ist 2.5D die einzige Wahl hier.

In 2.5D werden Würfel auf einen Interposer gestapelt, der Durchsilikon vias (TSVs) enthält. Der Interposer tritt als die Brücke zwischen den Chips und einem Brett auf, das mehr I/Os und Bandbreite liefert.

In einem Beispiel könnte ein Verkäufer FPGA mit vier HBM-Würfeln enthalten. In einem Würfel allein, Samsungs stapelt späteste HBM2E-Technologie 16 Gigabit acht 10nm-class D-RAM stirbt auf einander. Die Würfel werden unter Verwendung 40.000 TSVs angeschlossen und ermöglichen Datenübertragungsgeschwindigkeiten von 3.2Gbps.

Wie Fan-heraus erweitert 2.5D auch. Zum Beispiel entwickelt TSMC eine Silikonbrücke für 2.5D, das Kunden mehr Wahlen gibt. TSMC bereitet eine Version des Fadenkreuzes 1.5X (4 HBMs) mit einer Größe des Fadenkreuzes 3.0X (8 HBMs) in R&D. vor.

Gesagte alle, 2.5D bleibt die Wahl für die obere Grenze, aber Fan-heraus schließt den Abstand. So wie tut Fan-heraus abschneiden gegenüber 2.5D? In einem Papier ASE — welches seine Fan-heraustechnologie FOCoS nennt — verglichen seinen Paketarten mit zwei Fans-heraus (Chip-erstes und Chip-letzt) gegen 2.5D. Jedes Paket besteht ASIC und aus HBM. Das Ziel war, das Verholen, den niedrig--k dielektrischen Druck, den interposer-/RDLdruck, die gemeinsame Zuverlässigkeit und die thermische Leistung zu vergleichen.

„Das Verholen der zwei FOCoS-Paketarten ist niedriger, als 2.5D wegen einer kleineren CTE-Fehlanpassung zwischen dem kombinierten sterben und Stapel-obensubstrat,“ sagte Wei-Hong Lai ASES im Papier. „Der (niedrig--k) Druck von FOCoS für Chip-erstes und die Chip-letzten sind niedriger als 2.5D.“

Das Verbindungskupfer für 2.5D hatte niedrigeren Druck als Fan-heraus. „2.5D, Chip-erstes FOCoS und Chip-letztes FOCoS haben ähnliche thermische Leistung, und alle sind genug für starke Anwendungen gut,“ sagte Lai.

Mehr Wahlen-chiplets, Schlückchen
Außer 2.5D und Fan-heraus konnten Kunden ein kundenspezifisches modernes Paket auch entwickeln. Wahlen umfassen 3D-ICs, chiplets, Multichipmodule (MCMs) und System-inpaket (Schlückchen). Technisch sind diese nicht Paketarten. Sie sind die Architektur oder Methodologien, die verwendet werden, um ein kundenspezifisches Paket zu entwickeln.

Ein Schlückchen ist ein kundenspezifisches Paket, oder Modul, das besteht einem elektronischen funktionellsystem oder aus einem Subsystem, entsprechend ASE. Ein Schlückchen bezieht eine Zusammenstellung von Technologien in einen Werkzeugkasten, der möglicherweise einschließt verschiedene Geräte, passive und Verbindungsentwürfe, unter anderem mit ein. Vorwählend von diesen Wahlen, kann ein Kunde ein kundenspezifisches Schlückchenpaket entwickeln, um seine Anforderungen zusammenzubringen.

Chiplets sind anders Wahl. Mit chiplets ein Chip-Hersteller möglicherweise hat ein Menü von modularen Würfeln oder chiplets, in einer Bibliothek. Chiplets konnte verschiedene Funktionen an den verschiedenen Knoten haben. Kunden können Mischung-undmatch die chiplets und sie unter Verwendung eines Würfel-zuwürfelverbindungsentwurfs anzuschließen.

Möglicherweise konnten chiplets ein Hauptschwierigkeit lösen. An modernen Knoten sterben ein monolithisches ist groß und teuer. Mit chiplets können Kunden das größere oben brechen sterben in die kleineren Stücke, dadurch sie verringern sie Kosten und aufladen Erträge. „Wir mögen sagen, dass ein chiplet einen monolithischen Würfel in Teile zerlegt und dann die Teile fabriziert, aber sie arbeiten noch als einzelnes sterben,“ sagte Jan Vardaman, Präsidenten von TechSearch international.

Es gibt anderen Nutzen. „Schließlich, sind Verpackungstechniken über zunehmende Dichte und abnehmende Energie und erlauben, dass chiplets in einem Paket mit Funktionalität angeschlossen werden, die die Funktionalität einer monolithischen Soc zusammenbringt oder übersteigt. Der Nutzen zu dieser Annäherung umfasst preiswerteren, größere Flexibilität und eine schnellere Zeit zum Markt,“ sagte Ramune Nagisetty, Direktor des Prozesses und der Produktintegration bei Intel, in einer neuen Darstellung.

Unter Verwendung der chiplet Annäherung konnten Verkäufer 3D-ICs oder MCMs entwickeln. MCMs Würfel integrieren und sie in einem Modul anschließen. Ein 3D-IC konnte in einige Formen kommen. Es mit.einbezöge möglicherweise, Logik auf Gedächtnis oder Logik auf Logik zu stapeln in ein Paket.

Intel hat verschiedene chiplet ähnliche Architektur entwickelt. Die Firma hat die Stücke, die, diese Architektur, einschließlich seine eigenen IP-Blöcke, Silikonbrücken und eine Würfel-zuwürfelverbindungstechnologie zu entwickeln innerbetrieblich sind.

Abb. 1: Technologien 2.5D und 3D unter Verwendung Intels Brücke und Foveros-Technologien. Quelle: Intel

Die Würfel-zuwürfelverbindung ist kritisch. Sie verbindet ein stirbt zu anderen in einem Paket. Jedes sterben Sie besteht aus einem IP-Block mit einer körperlichen Schnittstelle. Ein sterben mit einer allgemeinen Schnittstelle kann zu anderen in Verbindung stehen sterben über einen Kurzreichweitendraht.

Die Industrie ist sich Entwickeln einiges Würfel-zuwürfelschnittstelle Technologie-moderner Schnittstellen-Bus (AIB), Bündel Drähte (Bogen), CEI-112G-XSR und OpenHBI.

Die offene Gebiet-spezifische Gruppe der Architektur (ODSA) entwickelt zwei von diesen Schnittstellebogen und OpenHBI. OpenHBI ist eine Würfel-zuwürfelverbindungstechnologie, die vom HBM-Standard abgeleitet wird. Bogen stützt verschiedene Pakete. Beide sind in R&D.

Intels Würfel-zuwürfeltechnologie wird AIB genannt. Intel auch entwickelt AIB-konforme chiplets oder Fliesen. Die Firma hat 10 Fliesen mit 10 mehr in den Arbeiten, wie Transceivers, Umsetzern, Silikonphotonik und Lernfähigkeit- einer Maschinegaspedalen entwickelt.

Während Intel fortfährt, die Stücke einzuführen, um chiplets zu entwickeln, konnten andere Geräthersteller AIB-Technologie auch erreichen und ähnliche Architektur unter Verwendung ihrer Selbst- oder aus dritter Quelleip entwickeln.

Intel hat Zugang zu AIB für seine internen Produkte. AIB wird auch als offene Quelle, Abgabe-freie Technologie für Drittparteien auf CHIPS Alliance Website angeboten.

Eine neue Version von AIB ist in den Arbeiten. CHIPS Alliance, ein Industriekonsortium, gab vor kurzem die Entwurfsspezifikation AIB-Version 2,0 frei. AIB 2,0 hat mehr als sechsmal die Randbandbreitendichte als AIB 1,0.

Für die meisten Firmen obwohl, es eine große Herausforderung ist, zum der chiplet ähnlichen Architektur zu entwickeln. Die Fähigkeit, die dialogfähigen und geprüften chiplets von den verschiedenen Verkäufern zu erreichen ist noch ein unbewiesenes Modell.

Es gibt eine Lösung hier. Zum Beispiel entwickelt blauer Gepard-analoger Entwurf einen Generator für AIB. Der Generator ermöglicht bereiten kundenspezifischen Abschlußblöcken AIBs über verschiedenen Prozessen. „Durch das Produzieren von kundenspezifischen Blöcken mit Tastenwahlgeschwindigkeiten, verringern die Generatoren des blauen Gepards Zeit-zumarkt und die Technikbemühung erfordert, um Band-heraus bereites IP zu produzieren,“ sagte Krishna Settaluri, CEO des blauen Gepards.

Das löst nicht alle Probleme. Erstens erfordern chiplets bekannte gute Würfel. Wenn eine oder mehrere Würfel im Stapel fehlerhaft sind, fällt möglicherweise das ganze Paket aus. So fordern Verkäufer eine solide Herstellungsstrategie mit gutem prozesskontrolliertem.

„Da moderne Verpackenprozesse mit kleineren Eigenschaften in zunehmendem Maße komplex geworden sind, fährt der Bedarf an effektivem prozesskontrolliertem fort zu wachsen,“ sagte Tim Skunes, Vizepräsidenten von R&D bei CyberOptics. „Die Kosten des Ausfalls werden gegeben hoch diese Prozesse verwenden teures bekanntes gutes sterben.“

Mehr chiplets
Für moderne Pakete verwenden Verkäufer bestehende Verbindungsentwürfe. In den Paketen werden die Würfel unter Verwendung der kupfernen microbumps und der Säulen gestapelt und angeschlossen. Stöße/Säulen liefern die kleinen, schnell elektrischen Verbindungen zwischen verschiedenen Geräten.

Die höchstentwickelten microbumps/die Säulen sind kleine Strukturen mit 40μm bis 36μm Neigungen. Die Stöße/die Säulen werden unter Verwendung der verschiedenen Ausrüstung entwickelt. Dann werden die Würfel unter Verwendung eines Oblate bonder gestapelt und verpfändet.

Für dieses verwendet die Industrie thermisches Kompressionsabbinden (TCB). Ein TCB-bonder hebt einen Würfel auf und richtet die Stöße mit denen von anderen sterben aus.

TCB ist ein langsamer Prozess. Plus, Stöße/Säulen nähern sich ihrer körperlichen Grenze, irgendwo herum 20μm Neigungen.

Das ist wo eine neue Technologie, die hybride Verpfändungssitze hinzugezogen wird. Noch in R&D für das Verpacken, stirbt hybride Verpfändungsstapel und Bindungen, Kupfer-zukupfer zu verwenden sich untereinander verbindet. Es versieht mehr Bandbreite mit niedrigerer Energie als die vorhandenen Methoden des Stapelns und Verpfändung.

Gießereien entwickeln hybrides Abbinden für das moderne Verpacken. TSMC arbeitet an einer Technologie, die System auf integriertem Chip (SoIC) genannt wird. Unter Verwendung des hybriden Abbindens TSMCs ermöglicht SoIC chiplet 3D-like Architektur an sub-10μm Neigungen.

Vor kurzem gab TSMC seinen SoIC-Schaltplan frei. Durch das Ende des Jahres startet SoIC mit 9μm Bondneigungen, 2021 gefolgt von 6μm und von 4.5μm in early-2023.

Bewegendes hybrides Abbinden vom Labor zu dem tollen ist kein einfacher Prozess. „Die bedeutenden Prozessherausforderungen des kupfernen hybriden Abbindens umfassen Oberflächenfehlersteuerung, um Lücken, Nanometer-stufige Oberflächenprofilsteuerung zu verhindern, um robusten hybriden Bondauflagenkontakt zu stützen, und die Ausrichtung von kupfernen Auflagen auf der Spitze und der Unterseite steuernd, sterben Sie,“ sagte Stephen Hiebert, älteren Marketingleiter an KLA.

Unterdessen entwickeln andere auch chiplets. In der Kommunikationsindustrie zum Beispiel enthalten Soems großen Ethernet-Schalter SoCs in den Systemen. Die Soc besteht aus einem Ethernet-Schalter sterben und ein SerDes auf dem gleichen Chip.

„Während wir zu den höheren Geschwindigkeiten gehen und während Lithographie zu den feineren Geometrie geht, stufen die analogen und digitalen Strukturen nicht die selben ein,“ sagte Nathan Tracy, einen Technologen und Manager von Industriestandards bei TE Connectivity. Tracy ist auch der Präsident des OIF.

„Wenn Sie einen Schalter sterben lassen, hat er einen digitalen Teil. Dann haben Sie SerDes, ein Serializer/Seriell-Parallel-Umsetzer, der das Input/Output für den Chip zur Verfügung stellt. Die ist eine analoge Struktur. Sie stuft nicht gut ein,“ Tracy sagte.

Während Systeme in Richtung zu den schnelleren Datenraten sich bewegen, besetzt das SerDes zu viel Raum. So in einigen Fällen, wird die SerDes-Funktion vom größeren sterben und gebrochen in kleinere Würfel oder in chiplets getrennt.

Dann werden alle Würfel in einem MCM integriert. Der große Schalterchip sitzt in der Mitte, die durch vier kleinere Input-/Outputchiplets umgeben wird.

Das ist wo die Standards, die herein hier gepasst werden. Das OIF entwickelt eine Technologie, die CEI-112G-XSR genannt wird. XSR schließt chiplets und optische Maschinen in MCMs an.

Schlussfolgerung
Offenbar ist das moderne Verpacken ein frenetischer Markt mit einer wachsenden Anzahl von neuen Wahlen.

Das ist für Kunden wichtig. Monolithische Würfel mit Chipskalierung gehen nicht weg. Aber sie wird härter und an jeder Drehung teurer. (Von Mark LaPedus)