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November 13, 2020

Die folgenden modernen Pakete (IC-Versammlung)

HOREXS ist eins des berühmten IC-Substrat-PWB-manfuacturer in CHINA, fast des PWBs verwenden für IC-Paket/prüfen, IC-Versammlung.

Verpackenhäuser bereiten ihre zukünftigen modernen IC-Pakete, Wegbereitung in Richtung zu den neuen und innovativen System-stufigen Chip-Entwürfen vor.

Diese Pakete umfassen neue Versionen von Technologien 2.5D/3D, von chiplets, von Fan-heraus und Oblateskalasogar von verpacken. Eine gegebene Paketart umfasst möglicherweise einige Veränderungen. Zum Beispiel entwickeln Verkäufer neue Fan-herauspakete unter Verwendung der Oblaten und der Platten. Ein kombiniert Fan-heraus mit Silikonbrücken.

Es ist eine verwirrende Landschaft mit einer Fülle Modewörtern und zu vielen Wahlen. Nichtsdestoweniger stocken etwas neue Technologien auf, während andere noch im Labor sind. Einige machen es nie aus dem Labor heraus wegen der technischer und Kostengründe.

Das moderne Verpacken ist nicht neu. Jahrelang hat die Industrie komplexe Würfel in einem Paket zusammengebaut. In gerade einem Beispiel integriert ein Verkäufer ASIC und einen D-RAM-Stapel in einem modernen Paket, das die Gedächtnisbandbreite in den Systemen auflädt. Im Allgemeinen obwohl, diese und andere moderne Pakete hauptsächlich für die leistungsfähigeren, Nische-orientierten Anwendungen benutzt werden, die passend sind zu kosten.

Vor kurzem obwohl, die Industrie das moderne Verpacken als mehr Mainstreamwahl nach Chip-Entwürfen betrachtet hat. Traditionsgemäß einen Entwurf voranzubringen, entwickelt die Industrie ASIC oder ein-Chip-System (Soc). Für dieses schrumpfen Sie verschiedene Funktionen an jedem Knoten und verpacken sie auf ein monolithisches sterben. Aber diese Annäherung wird an jedem Knoten komplexer und teuer. Während einige fortfahren, diesem Weg zu folgen, suchen viele nach Alternativen wie das moderne Verpacken.

Was unterschiedlich ist, ist, dass Verkäufer neue und fähigere Pakete sich Entwickelns sind. In einigen Fällen ahmen diese modernen Pakete sogar eine traditionelle Soc mit geringeren Kosten nach. Einiges nennt dieses „virtuelles SoCs.“

„Jahrelang, ist der Primärweg der Industrie für erhöhte Funktionalität und Leistung die Knotenskalierung gewesen, die auf Soc-Integration basiert,“ sagte Eelco Bergman, älterer Verkaufsleiter und wirtschaftliche Entwicklung an ASE. „Jetzt, wenn die Industrie über 16nm/14nm hinaus sich bewegt, beginnen wir, mehr Interesse an der Würfelauflösung zu sehen, ob sie aus Ertrag- und Kostengründen, Funktionsoptimierungsgründen oder IP-Wiederverwendung Gründe ist. IC-Aufteilung tankt den Bedarf an der heterogenen Integration. Jedoch eher als diese Integration, die auf dem Soc-Niveau stattfindet, wird sie jetzt gefahren durch Verpackungstechnik und seine Fähigkeit, virtuelles SoCs aus unvereinbaren Stücken Silikon heraus zu schaffen.“

Unterdessen an den neuen elektronischen Bauelementen IEEE und an der Technologie-Konferenz (ECTC) sowie andere Ereignisse, Verpackenhäuser, R&D-Organisationen und Universitäten stellte einen Durchlauf Papiere dar und stellte eine Petzespitze von bereit, was im modernen Verpacken folgend ist. Sie schließen ein:

SPIL, Teil ASE, beschrieb eine Fan-heraustechnologie unter Verwendung der Silikonbrücken. Fan-heraus wird benutzt, um Würfel in einem Paket zu integrieren, und Brücken liefern die Verbindungen von einer sterben zu anderen.

TSMC machte weitere Einzelheiten über seine 3D Integrationstechnik bekannt. Eine Version verschachtelt Gedächtnis und Logik in einer abgestuften Architektur 3D für Datenverarbeitungsanwendungen des Ingedächtnisses.

GlobalFoundries stellte ein Papier auf 3D dar, das unter Verwendung der neuen Fügeverfahren verpackt. Andere Gießereien arbeiten an ihm, auch.

MIT und TSMC stellten Papiere auf dem Oblateskalaverpacken dar.

Im Allgemeinen sind diese mehr traditionelle Paketarten. Viele von diesen so genannten chiplets ermöglichen. Chiplets sind keine Verpackenart, an sich. Stattdessen sind sie ein Teil einer Multifliesenarchitektur. Mit chiplets ein Chip-Hersteller möglicherweise hat ein Menü von modularen Würfeln oder chiplets, in einer Bibliothek. Kunden können Mischung-undmatch die chiplets und sie unter Verwendung eines Würfel-zuwürfelverbindungsentwurfs anzuschließen. Chiplets konnte in einer vorhandenen Paketart oder in einer neuen Architektur liegen.

Herstellung von Fanheraus

IC-Verpacken ist ein wichtiger Teil des Halbleiterprozesses. Im Allgemeinen nachdem ein Chip-Hersteller eine Oblate in einem tollen verarbeitet, werden die Würfel auf der Oblate in einem Paket gewürfelt und integriert. Ein Paket kapselt den Chip ein und verhindert, dass es beschädigt. Es stellt auch elektrische Verbindungen vom Gerät zum Brett zur Verfügung.

Es gibt eine Fülle des Pakets eintippt den Markt und jedes wird für eine spezifische Anwendung übersetzt. Eine Möglichkeit, den Verpackenmarkt zu segmentieren ist nach Verbindungsart, die wirebond, Halbleiterchip, das Oblate-stufige Verpacken (WLP) und Durchsilikon vias (TSVs) umfasst. Interconnects werden verwendet, um einen Würfel bis ein anderer anzuschließen. TSVs haben die höchsten Input-/Outputzählungen, gefolgt von WLP, vom Halbleiterchip und vom wirebond.

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Abb. 1: Pakettechnologie gegen Anwendung. Quelle: ASE

Ca. 75% bis 80% von heutigen Paketen basieren auf Drahtanschluss, der eine ältere Technologie ist, entsprechend TechSearch. Sich entwickelt in den fünfziger Jahren, näht ein Draht bonder einen Chip zu einem anderen Chip oder Substrat unter Verwendung der kleinen Drähte. Drahtanschluss wird für preiswerte Vermächtnispakete, Mittelbereichpakete verwendet und Gedächtnis sterben zu stapeln.

Halbleiterchip ist eine andere populäre Verbindung, die für einige Paketarten verwendet wird. Im Halbleiterchip werden ein Meer von kleinen kupfernen Stößen auf einen Chip unter Verwendung der verschiedenen Ausrüstung gebildet. Das Gerät wird leicht geschlagen und angebracht an einem unterschiedlichen sterben Sie oder verschalen Sie. Die Stöße landen auf den kupfernen Auflagen und bilden eine elektrische Verbindung.

WLP verpackt unterdessen die Würfel während in einem Oblate ähnlichen Format. Die zwei Hauptarten von WLP-Paketen sind Chipskalapakete (CSP) und Fan-heraus. CSP bekannt manchmal wie Fan-in.

Fan-in und Fan-herauswerden Pakete in den Verbraucher-, industriellen und beweglichenanwendungen benutzt. Fan-heraus gilt als ein modernes Paket. In einem Beispiel des Fans-heraus, stirbt ein D-RAM wird gestapelt auf einen Logikbaustein im Paket.

„Das moderne Verpacken ist eine breite Reihe von Technologien, die uns ermöglicht, das Paket zu schrumpfen,“ sagte Cliff McCold, einen Forschungswissenschaftler bei Veeco, in einer Darstellung an ECTC. „(Oblate-stufiges Verpacken) ermöglicht uns, kleinere zweidimensionale Beziehungen herzustellen, die den Ertrag des Silikons neuverteilen, sterben zu einem größeren Bereich und ermöglicht höherer Input-/Outputdichte, höherer Bandbreite und höherer Leistung für moderne Geräte. Ein Nachteil des Oblate-stufigen Verpackens ist, dass er teurer als Drahtanschluss ist. Aber wichtig, ermöglicht er Kleinsendungen und kleineren Geräten, die sind kritisch für moderne tragbare Geräte wie Smartphones.“

Im Allgemeinen im Fan-herausfluß, wird eine Oblate in einem tollen verarbeitet. Die Chips auf der Oblate werden in eine Oblate ähnliche Struktur gewürfelt und gelegt, die mit einem Epoxidformmittel gefüllt wird. Dieses wird eine wieder hergestellte Oblate genannt.

Dann unter Verwendung der Lithographie und anderer Ausrüstung, werden die Wiederverteilungsschichten (RDLs) innerhalb des Mittels gebildet. RDLs sind die kupfernen Metallverbindungslinien oder -spuren, die elektrisch ein Teil des Pakets an andere anschließen. RDLs werden durch Linie und Raum gemessen, die die Breite und auf die Neigung einer Metallspur sich beziehen.

Es gibt einige Herausforderungen mit Fan-heraus. Während des Flusses ist die Oblate ähnliche Struktur für Verholen anfällig. Dann wenn die Würfel im Mittel eingebettet werden, neigen sie umzuziehen und verursachen einen unerwünschten genannten Effekt, sterben Verschiebung. Dieses wirkt den Ertrag aus.

An ECTC auf Innovation stellte ein Papier auf einer Technologie dar, die abschwächen könnte, zu sterben Verschiebung. Auf beschrieben eine Korrekturmethode der Standort-durchstandortlinearen wiedergabe und -theta durch die Justage der Fadenkreuzklemmenposition in einer Lithographie Stepper. Möglicherweise konnte die Technologie Fehler der linearen Wiedergabe bis zu +/- 400ppm und Thetafehler korrigieren bis zu +/- 1.65mrad.

Es gibt andere Fragen. Feinere RDL-Linien und -räume verringern die CDs für die Verbindungen oder die vias in den Schichten. So im Fluss, muss ein Lithographiewerkzeug kleinere vias kopieren, das einige CD-Herausforderungen darstellt.

Um diese Fragen anzusprechen, stellten Veeco und Imec ein Papier an ECTC über die Entspannung der CDs der vias und die Schaffung von länglichen vias dar. „Diese Designänderung verbessert erheblich die Intensitätsverteilung an der Oblate, die, Luftbild für über, das das effektive Prozessfenster erhöht,“ Veecos McCold sagte.

Für dieses verwendeten Forscher Veecos, das mit einer Linse Stepper ist, die 0,16 bis 0,22 numerische Öffnungen (NAS) stützt. Die Systemunterstützungs- ich-spurig, Handhabung am Boden-spurigen oder GHI-spurigenwellenlängen. Für diese Studie benutzten Forscher ich-spuriges (365nm) und 0,22 Na.

Mehr Fanheraus

Nichtsdestoweniger gewinnt Fan-heraus Dampf. Amkor, ASE, JCET, Nepes und TSMC verkaufen Fan-herauspakete. Es gibt verschiedene Versionen des Fans-heraus. Aber in allen Fällen, beseitigt Fan-heraus den Bedarf an einem Interposer, der in den Technologien 2.5D/3D benutzt wird. Infolgedessen ist Fan-heraus angenommen weniger teuer.

Fan-heraus wird in zwei Lager-Standarddichte und in hohe Dichte aufgespaltet. Anvisiert für Handys und andere Produkte, enthält Standard-dichtefan-heraus weniger als 500 I/Os. Fan-heraus mit hoher Dichte hat mehr als 500 I/Os.

Die ursprüngliche Fan-heraustechnologie wird eingebettete Oblate-stufige Ballgitterreihe (eWLB) genannt. ASE, JCET und andere verkaufen Standard-dichte eWLB Pakete, obgleich dieser Markt ein wenig statisch ist.

In einem Papier an ECTC, atmen JCET und MediaTek neues Leben in eWLB, indem sie Details über eine Technologie darstellen, die FOMIP genannt wird (Fan-heraus MediaTek-Innovations-Paket). Im Allgemeinen scheint FOMIP, ein feineres Neigung eWLB Paket auf einem Substrat zu sein. Das erste FOMIP erschien im Jahre 2018, obgleich Arbeit laufend ist, eine zukünftige Version zu entwickeln.

Die Technologie folgt einem traditionellen Fan-herausfluß, der als ein Chip-erster Prozess gekennzeichnet. Auch unter Verwendung eines Halbleiterchipprozesses, besteht FOMIP aus 60μm sterben Auflagenneigung und 1 RDL-Schicht mit 5μm Linien und 5μm Räumen.

„Es wird, dass FOMIP-Technologie an einem viel feineren Würfelauflagenentwurf mit einem modernen Silikonknoten weiter angewendet werden kann, wie 40μm stirbt Auflagenneigung mit 2μm/2μm LW/LS Entwurf geglaubt,“ sagte Ming-Che Hsieh, einen Anwendungsingenieur an JCET, in einer Darstellung an ECTC. Andere trugen zur Arbeit bei.

Unterdessen fahren Verkäufer fort, neue Fan-herauspakete zu entwickeln mit hoher Dichte. An ECTC zum Beispiel beschrieb ASE weitere Einzelheiten über eine Chip-letzte Version seines hybriden Fan-herauspakets. Dieses Paket, genannt Chip Fan Out auf Substrat (FoCoS), kann 8 komplexe Würfel mit einer Input-/Outputzählung von unterbringen <4>

ASE bietet FoCoS in einem traditionellen Chip-ersten Prozess an. In einem Chip-letzten Fluss werden das RDLs zuerst entwickelt, gefolgt durch die anderen Prozessschritte. sind Chip-erste und Chip-letzt lebensfähig und für verschiedene Apps verwendet. „Chip-letzte Zunahmen des Fans-heraus erbringen und erlauben die Herstellung von Feinlinien-RDLs; deshalb kann es mehr Input/Output für Spitzenanwendungen verwenden,“ sagte Paul Yang, der in der R&D-Mitte an ASE arbeitet, in einem Papier. Andere trugen zur Arbeit bei.

ASE beschrieb auch einige der Herstellungsfragen mit Chip-letztem Fan-heraus und wie man sie adressiert. Wie angegeben, ist Oblatenverholen problematisch und wirkt Ertrag aus. In einigen Fällen gehören die Stärke und der Ausdehnungskoeffizient (CTE) der Glasfördermaschine zu den Fragen, die Verholen verursachen.

Um einen Einblick in Oblatenverholen zu gewinnen, setzte ASE eine Metrologietechnologie mit dreidimensionaler Finit-Element-Methode ein. ASE verwendete Digitalbildwechselbeziehung (DIC), die eine berührungsfreie Messtechnik, die mehrfache Kameras benutzt. DIC wertet Verschiebung und Belastung auf Oberflächen und Karten die Koordinaten aus. Unter Verwendung der Simulationen und DICs ist ASE in der Lage, die optimale Strecke der Glasfördermaschinenstärke und des CTE zu finden, um Verholen zu verbessern.

Unterdessen an ECTC, stellte SPIL, Teil ASE, ein Papier auf Fan-Heraus eingebetteter Technologie der Brücke (FOEB) für chiplets dar. Verwendet für Multichippakete, ist FOEB weniger teuer als 2.5D. „FOEB ist ein integriertes chiplet Paket, das heterogene Würfel, wie GPUs und HBMs oder homogene integrierte Geräte integrieren könnte,“ sagte C. Key Chung, ein Forscher von SPIL, in einer Darstellung an ECTC.

Eine Brücke ist ein kleines Stück Silikon, das ein sterben zu anderen in einem Paket anschließt. Das bemerkenswerteste Beispiel hier ist Intel, das eine Silikonbrückentechnologie nannte eingebettete Multi-Würfel Verbindungs-Brücke (EMIB) entwickelt hat.

Anders als EMIB das eine Würfel-zuwürfelverbindung ist, werden Brücken SPILS in den RDL-Schichten eingebettet, um Würfel anzuschließen. Gedankenlos werden Brücken als Alternative zu den Paketen 2.5D unter Verwendung der Interposer in Position gebracht.

SPIL hat ein Prüfungsfahrzeug für FEOB entwickelt. Das Fahrzeug integriert ASIC sterben und 4 hohe Würfel des Bandbreitengedächtnisses (HBM). ASIC ist mitten in dem Paket mit zwei HBMs auf jeder Seite.

Vier Brücken werden in den RDL-Schichten eingebettet. Insgesamt gibt es drei RDL-Schichten. Zwei sind 10μm/10μm für Energie und Boden, während man 2μm/2μm für die Signalschicht ist. „Dieses chiplet Paket ermöglicht nahe monolithischen Kurzreichweitenverbindungen zwischen Würfeln. FOEB kann mehrfache RDL-Schichten haben und Silikonbrücken, die viel feinere Linie/Raum für Verbindungen haben,“ Chung sagte.

Fan-heraus bewegt sich in andere Richtungen. In einem Papier an ECTC, beschrieb Amkor einen neuen RDL-ersten Fan-herausprozeß mit Chip-zuoblatenabbinden. Dann in einem anderen Papier, beschrieb A*STAR ein Fan-herausantenne-inpaket für 5G.

Bewegen von 2.5D zu 3D

Am Spitzen verwendet die Industrie traditionsgemäß 2.5D. In 2.5D werden Würfel auf einen Interposer gestapelt, der TSVs enthält. Der Interposer tritt als die Brücke zwischen den Chips und einem Brett auf, das mehr I/Os und Bandbreite liefert.

In einem Beispiel könnte ein Verkäufer FPGA oder ASIC mit HBM enthalten. In HBM werden D-RAM-Würfel auf einander gestapelt. Zum Beispiel Samsungs stapelt späteste HBM2E-Technologie 16 Gigabit acht 10nm-class D-RAM stirbt auf einander. Die Würfel werden unter Verwendung 40.000 TSVs angeschlossen und ermöglichen Datenübertragungsgeschwindigkeiten von 3.2Gbps.

2.5D holt die Logik näher an dem Gedächtnis und ermöglicht mehr Bandbreite in den Systemen. „Traditionsgemäß, ist das Interesse (für Interposer) in den Spitzengraphiken gewesen,“ sagte Walter Ng, Vizepräsidenten der wirtschaftlicher Entwicklung an UMC. „Jetzt, sehen wir mehr Interesse an den Leistungsunternehmenslösungen. Wir sehen auch Interesse an den nicht traditionelen Bereichen.“

Aber 2.5D ist teuer und zu den Spitzenanwendungen, wie AI, Vernetzung und Servern relegiert. So sucht die Industrie nach Lösungen über 2.5D hinaus. Fan-heraus mit hoher Dichte ist eine Wahl. Dieses hat weniger I/Os als 2.5D, obgleich es den Abstand schließt.

3D-ICs stellen eine andere Wahl dar. Ein 3D-IC bezieht eine Multiwürfelarchitektur unter Verwendung der aktiven Interposer und/oder TSVs mit ein. Die Idee ist, Logik auf Gedächtnis oder Logik auf Logik in einem Paket 3D zu stapeln. GlobalFoundries, Intel, Samsung, TSMC und UMC entwickeln verschiedene Formen von Technologien 3D.

Architektur 3D kann mit chiplets integriert werden. Dieses ist wo Sie Mischung-undmatch Würfel oder chiplets mit verschiedenen Prozessknoten in einem Paket. „Wir sind gerade in den Anfangsstadien der chiplet Annäherung,“ sagte Ramune Nagisetty, Direktor des Prozesses und der Produktintegration bei Intel. „In den kommenden Jahren, sehen wir es, in Arten 2.5D und 3D von Durchführungen zu erweitern. Wir sehen es, in das Logik- und Gedächtniseinstapeln und in Logik und in das Logikeinstapeln zu erweitern.“

Heute ist die Industrie, versendend entwickelnd oder Pakete 2.5D/3D unter Verwendung der vorhandenen Verbindungsentwürfe. Die Würfel werden gestapelt und angeschlossen unter Verwendung einer Verbindungstechnologie nannte kupferne microbumps und Säulen. Stöße und Säulen liefern die kleinen, schnell elektrischen Verbindungen zwischen verschiedenen Geräten.

Die höchstentwickelten microbumps/die Säulen sind kleine Strukturen mit einer 40μm Neigung. Unter Verwendung der vorhandenen Ausrüstung kann die Industrie die Stoßneigung nahe an 20μm vielleicht einstufen. Dann benötigt die Industrie eine neue Technik, nämlich kupfernes hybrides Abbinden.

Im kupfernen hybriden Abbinden werden Chips oder Oblaten unter Verwendung einer Nichtleiter-zunichtleiterbindung verpfändet, gefolgt von einer Metall-Metallverbindung. Dieses ist ein schwieriger Prozess. Defekte gehören zu den größten Fragen.

TSMC unterdessen arbeitet an einer Technologie, die System auf integriertem Chip (SoIC) genannt wird. Unter Verwendung des hybriden Abbindens TSMCs ermöglicht SoIC-Technologie Architektur 3D-like. „Ein SoIC integrierte Chip aussieht nicht gerade wie (eine Soc), aber es benimmt sich wie eine Soc in jedem Aspekt im Hinblick auf elektrisches und mechanische Integrität,“ sagte C.H. Tung, einen Forscher von TSMC.

An ECTC stellte TSMC ein Papier auf einer Ultrahochdichteversion von SoIC dar. Diese Version ermöglicht dem Chipstapeln der Multireihe 3D und schafft, was TSMC Immersion-in-Gedächtnis-Datenverarbeitung nennt (ImMC). In einem Beispiel von ImMC, konnte ein Gerät drei Reihen haben. Jede Reihe hat Logik- und Gedächtniswürfel. Die Reihen werden unter Verwendung des hybriden Abbindens angeschlossen.

Unterdessen arbeitet GlobalFoundries auch an hybridem Oblatenabbinden und ermöglicht Architektur der Feinneigung 3D. Es hat vertrauliches stirbt mit, 5.xn zu stapeln gezeigt--Neigungen 76m-yyc. „Zukünftige Stapel beobachten feinere Neigungen an kleiner, als 2μm und verschiedene Terminaloberflächenentwürfe,“ sagte Daniel Fisher, Hauptverpackungsingenieur bei GlobalFoundries.

Nicht alle Aktion ist im hybriden Abbinden. An ECTC beschrieb Brauer Science ein dauerhaftes Bindemittel mit niedriger Feuchtigkeitsaufnahme und hoher Wärmebeständigkeit. Die Materialien werden für moderne Oblatenabbindenanwendungen benutzt.

„In der anwesenden Arbeit, wird ein neues dauerhaftes Aufklebenmaterial für MEMS eingeführt, integrierte Schaltung 3D und Oblate-stufige Verpackenanwendungen,“ sagte Xiao Liu, einen älteren Forschungschemiker am Brauer Science, in einer Darstellung.

Im Brauereiverpfändungsfluß ist ein Material auf einer Oblate Drehbeschleunigung-überzogen. Die Oblate wird gebacken. Eine unterschiedliche Fördermaschinenoblate wird auf die Oblate gesetzt und kuriert bei niedrigen Temperaturen. Die zwei Oblaten werden dann verpfändet.

Mehr Verpacken

Unterdessen machte AI Start-Cerebras vor kurzem Schlagzeilen, als es eine Technologie unter Verwendung der Oblateskalaintegration vorstellte. Es ist ein Oblate-stufiges Gerät mit mehr als 1,2 Transistoren Trillion.

An ECTC zeigte TSMC ein Oblateskalaintegrationspaket, das auf seiner Fan-heraustechnologie, genannte Informationen basierte. Die Technologie wird InFO_SoW (System-auf-Oblate) genannt. „InFO_SoW beseitigt den Gebrauch eines Substrates und PWB durch Umhüllung als die Fördermaschine selbst,“ sagte Shu-Rong Chun, der führende Autor in einem Papier von TSMC.

MIT beschrieb unterdessen supraleitende Multichipmodule 200mm Oblateskala (S-MCM). Dieses wird für das Untereinander verbinden von mehrfachen aktiven supraleitenden Chips für zukünftige kälteerzeugende Verarbeitungssysteme verwendet.

Schlussfolgerung

Nicht alle Lösungen erfordern das Oblateskalaverpacken. Aber offenbar, fangen Kunden an, einen härteren Blick auf das moderne Verpacken zu werfen.

Es gibt mehr Innovationen als überhaupt beim Verpacken. Die Herausforderung ist, das rechte Paket am besten Preispunkt zu finden. Einer der besten Vorteile der IC-Substratproduktion ist der Preis, willkommener Kontakt Horexs für IC-Substrat-PWB-Brettfertigung. (Artikel ist vom Internet)

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