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Leservertrautes mit TSMC sollte wissen, dass der Gießereiriese seine Verpackungsartikel 2.5D und 3D unter einer Marke - „Gewebe 3D“ kombiniert hat. Wie sie erwarten, üben zukünftige Kunden beide Wahlen aus, um dichte, heterogene Integration von System-stufigem Funktion-für Beispiel zur Verfügung zu stellen, „die Vorderseiten“ vertikale Versammlung 3D, die mit „Backend“ 2.5D-Integration kombiniert wird.

Technisch ist die Integration 2.5D einer Soc mit einem hohen HBM-Stapel Gedächtnis der Bandbreite „3D“ bereits ein kombiniertes Produkt. Wie gezeigt oben, stellt sich TSMC eine reichere Kombination von Topologien in der Zukunft vor und kombiniert 3D SoIC mit 2.5D CoWoS/Informationen als Teil eines sehr komplexen heterogenen Systemdesigns.
Wie mit den Verfahrenstechnikdemonstrationen an der Werkstatt, ist die Aktualisierung der Verpackungstechnik sehr einfach - sie zeigt den Erfolg seines Schaltplanes und muss nur fortgesetzt werden durchzuführen, dort ist einige spezielle Bereiche, die neue Richtungen darstellen, die, wir unten hervorheben.
Von der bestimmten Anmerkung ist TSMCs Investition in einer modernen Anpassungsanlage, die Produkte des Gewebes 3D stützt und volle Versammlungs- und Testherstellungsfähigkeiten zur Verfügung stellt. Entsprechend TSMC wird die automatisierte moderne Verpackenfabrik des Gewebes 3D der Welt zuerst völlig in Zhunan erwartet, um Produktion in der zweiten Hälfte dieses Jahres zu beginnen.
Warum Fokus auf dem modernen Verpacken
In jeder nimmt konsequentes Verständnis, TSMC wirklich an dem Gießereigeschäft teil. Aber, das neue Jahrhundert erreichend, ob es TSMC, Samsung oder sogar Intel ist, brachte alles Nehmen das Verpacken als bedeutender Fokus der Arbeit der Firma voran. in den Ergebnissen.
Wie durch semiwiki berichtet, Moores ist Gesetz nicht mehr für viele anderen Anwendungen, besonders für die Integrierung von heterogenen Funktionen, wie Multi-Chipmodule (MCM) und System im Paket-Schlückchen, Technologie etc. „kosteneffektiv Moore, als Moore“ ist als Alternative zur Integrierung vieler Logiks und Gedächtnisses, der Entsprechung, des MEMS, des etc. in eine (Subsystem) Lösung aufgetaucht. Jedoch sind diese Methoden noch sehr Kunde-spezifisch und nehmen eine bedeutende Menge Entwicklungszeit und -kosten.
Die Geschichte der Chipentwicklung betrachtend tatsächlich hat das Konzept des modernen Verpackens für Jahrzehnte existiert. Das Kompromittieren, indem es die verschiedenen und modernen Chips in einem Paket zusammenbaut, ist eine Möglichkeit, Chip-Entwurf voranzubringen. Heute gekennzeichnet dieses Konzept manchmal als heterogene Integration. Nichtsdestoweniger passend, Gründe zu kosten, wird das moderne Verpacken hauptsächlich in den Spitzen-, Nische-orientierten Anwendungen verwendet.
Aber das ändert möglicherweise bald. Weil IC-Skalierung die traditionelle Weise des Voranbringens von Entwürfen ist, schrumpft sie die verschiedenen Chipfunktionen an jedem Knoten und verpackt sie auf einen monolithischen Chip. Jedoch ist IC-Skalierung für viele zu teuer geworden, und der Nutzen pro Knoten vermindert.
Während die Gradeinteilung eine Wahl für neue Entwürfe bleibt, sucht die Industrie nach Alternativen, einschließlich das moderne Verpacken. Was geändert hat, ist, dass die Industrie neue moderne Verpackenarten oder verlängernde vorhandene Technologien entwickelt.
Die Motivation hinter dem modernen Verpacken bleibt die selbe. Eher als stopfen Sie alle Chipfunktionen auf den gleichen Chip voll, brechen Sie sie unten und sie zu integrieren in ein einzelnes Paket. Dieses wird gesagt, um Kosten zu verringern und bessere Erträge zur Verfügung zu stellen. Ein anderes Ziel ist, die Chips nah an einander zu halten. Viele modernen Sätze holen Gedächtnis näher an dem Prozessor, das Gewähren Schnellzugriffs zu den Daten mit niedrigerer Latenz.
Es klingt einfach, aber ist hier einige Herausforderungen. Auch es gibt keine Paketart, die allen Bedarf erfüllt. In Wirklichkeit stellen Chipkunden eine große Vielfalt von Wahlen gegenüber. Unter ihnen: Fan-Heraus (integriert sterben und Komponenten im Oblate-stufigen Verpacken), 2.5D/3D (Chips nebeneinander gelegt oder auf einander in ein Paket) und 3D-IC: (Gedächtnis auf Gedächtnis stapelnd, stapelnd auf Logik oder Logik logisch, stapelnd) wird drei allgemeine Wahlen.
Darüber hinaus übt die Industrie auch ein Konzept aus, das Chiplets genannt wird, das Technologie 2.5D/3D stützt. Die Idee ist, dass Sie eine Wahl von modularen Chips oder von chiplets in der Bibliothek haben. Sie werden dann in ein Paket integriert und angeschlossen unter Verwendung eines Würfel-zuwürfelverbindungsentwurfs.
Auf der TSMC-Seite zwecks Marktnachfrage nach Verpackenlösungen neuer Multichip ICs abzudecken, arbeiten sie auch mit ihren OIP-Partnern, um moderne IC-Verpackungstechniken zu entwickeln, um wirtschaftliche Lösungen für Integration über Moores Gesetz hinaus zur Verfügung zu stellen.
Im Jahre 2012 führte TSMC, zusammen mit Xilinx, größte FPGA zu der Zeit ein und bestand aus vier identischen 28 Chips Nanometers FPGA, anbrachte nebeneinander an einem Silikoninterposer. Sie entwickelten auch Durchsilikon vias (TSVs), microbumps und Wieder-Verteilungschichten (RDLs) um diese Bausteine untereinander zu verbinden. Basiert auf seinem Bau, nannte TSMC die Verpackenlösung CoWoS (Chip-auf-Oblate-auf-Substrat) der integrierten Schaltung. Diese Block-ansässige und EDA-ermöglichte Verpackungstechnik ist der tatsächliche Industriestandard für die leistungsstarken und starken Entwürfe geworden.
TSMC kündigte Technologie der Informationen (integrierte FanOuttechnologie) im Jahre 2017 an. Es benutzt Polyamidfilm, um den Silikoninterposer in CoWoS zu ersetzen, dadurch es verringert es Stückkosten und Pakethöhe, beide wichtigen Kriterien für den Erfolg von beweglichen Anwendungen. TSMC hat zahlreiche Informationsentwürfe für Smartphones versendet.
TSMC stellte Technologie des Ein-Chip-Systems (SoIC) im Jahre 2019 vor. Mit Vorderseiten (toller) Ausrüstung kann TSMC und Kompressionbondentwürfe unter Verwendung vieler schmalen Neigungskupferauflagen sehr genau ausgerichtet sein, um Formfaktor, Verbindungskapazitanz und Energie dann weiter herabzusetzen.
Diese zwei Technologien haben allmählich in heutiges Gewebe 3D entwickelt.
Späteste Aktualisierungen für 2022
Wie gezeigt oben, entsprechend TSMCs Plan, haben ihre Verpackungstechniken jetzt 2.5D und 3D. Lassen Sie uns einen Blick auf ihr 2.5D werfen. Entsprechend Berichten hat TSMC jetzt zwei Arten Verpackungstechniken 2.5D - „Chip-auf-Oblate-aufsubstrat“ (CoWoS: Chip-auf-Oblate-aufsubstrat) und „integrierte Fanout“ (Informationen: integrierter Fanout). (Anmerkung, die im Bild oben, einige Informationsprodukte als „2D“ durch TSMC. dargestellt werden)
Eine Schlüsselbewegung für beide Technologien ist die anhaltende Expansion der maximalen Paketgröße, zwecks mehr Würfel (und HBM-Stapel) zu integrieren. Zum Beispiel erfordert die Fabrikation einer Verbindungsschicht auf einem Silikoninterposer (CoWoS-S) „nähende“ mehrfache lithographische Belichtungen-d, die Ziel, die Interposergröße durch eine Mehrfachverbindungsstelle der maximalen Fadenkreuzgröße zu erhöhen ist.
Erstes CoWoS betrachtend, ist TSMC CoWoS erweitert worden, um drei verschiedene Interposertechnologien („Oblaten“ in CoWoS), entsprechend Berichten anzubieten:
1. CoWoS-S: Entsprechend TSMC in diesem Verpackenmodus, wird ein Silikoninterposer benutzt, basiert auf der vorhandenen Silikonlithographie- und -wiederverteilungsschichtverarbeitung
▪️ begann Massenproduktion seit 2012, bis jetzt mehr, als 100 Produkte an mehr als 20 Kunden geliefert worden sind
▪️ Interposer integriert eingebettete „Graben“ Kondensatoren
▪️ 3x maximale Fadenkreuzgröße in der Entwicklung – stützt Entwurfskonfigurationen mit 2 großen 8 HBM3 Zweikanalsteuerungen SoCs und und eDTC1100 (1100nF/mm ** 2)
2. CoWoS-R: In diesem Verpackenmodus wird ein organischer Interposer benutzt, um Kosten zu verringern
▪️ bis 6 Verbindungswiederverteilungsschichten, 2um/2um L/S
▪️ 4x Maskengröße, stützt eine Soc und 2 Stapel HBM2 in 55mmX55mm Paket; 2.1X Maskengröße ist in der Entwicklung, in 2 SoCs und in 2HBM2 in 85mmX85mm Paket
3. CoWoS-L: Benutzt kleines Silikon „die Brücken“, die in organische Interposer für mit hoher Dichte eingefügt werden, sich untereinander verbindet zwischen angrenzendem stirbt Ränder (Neigung 0.4um/0.4um L/S)
▪️ 2X Fadenkreuzgröße stützt 2 SoCs 2023 mit 6 Stapeln HBM2);
▪️ 4X Fadenkreuzgröße in der Entwicklung, zum von 12 Stapeln HBM3 (2024) zu stützen
TSMC hob hervor, dass sie mit der HBM-Standardgruppe auf der körperlichen Konfiguration arbeiten, die für die Verbindung HBM3 für CoWoS-Durchführung erfordert wird. (Für Stapeldefinitionen, scheint der Standard HBM3, das folgende identifiziert zu haben: Kapazität 4GB (4 Würfel 8Gb) zu 64GB (16 Würfel 32Gb); 1024 bissen Signalschnittstelle; bis zur Bandbreite 819GBps.) Diese bevorstehenden CoWoS-Konfigurationen haben mehrfache Stapel HBM3 liefern enorme Speicherkapazität und Bandbreite.
Zusätzlich in Erwartung der höheren Leistungsaufnahme in bevorstehenden CoWoS-Entwürfen, forscht TSMC passende abkühlende Lösungen, einschließlich verbessertes thermisches Schnittstellenmaterial (TIM) zwischen Chip und Paket und Übergang von der Luftkühlung zum Immersionsabkühlen nach.
Nach der Einführung von CoWoS, lassen Sie uns seine Informationsverpackungstechnik betrachten.
Es wird verstanden, dass diese Verpackungsmethode den Würfel in einer Epoxid„Oblate“ nach genauer (Schriftbild nach unten) Orientierung auf einer vorübergehenden Fördermaschine einkapselt. Eine Wiederverteilungsverbindungsschicht wird der wieder aufgebauten Oblatenoberfläche hinzugefügt. Die Paketstöße werden dann direkt an die Wiederverteilungsschicht angeschlossen.
Entsprechend TSMC hat das Paket der Firma einige Topologien von InFO_PoP, von InFO_oS und von InFO_B.
Wie in der Zahl gezeigt unten, stellt InFO_PoP eine Paket-aufpaketkonfiguration dar und konzentriert sich auf die Integration des D-RAM-Pakets mit dem zugrunde liegenden Logikbaustein. Die Stöße auf dem Spitzenwürfel der D-RAM-Gebrauch Informationen vias (TIVs) zum der Wiederverteilungsschicht zu erreichen.

TSMC sagte, dass InFO_PoP hauptsächlich für mobile Plattformen verwendet wird, und seit dem Interview im Jahre 2016, hat der Versand von Chips in diesem Paket 1,2 Milliarde überstiegen. Entsprechend TSMC im gegenwärtigen InFO_PoP-Modus, ist sein D-RAM-Paket kundenspezifisch anzufertigen, also kann es bei TSMC nur hergestellt werden. Zu diesem Zweck entwickelt TSMC eine alternative InFO_B-Topologie, die ein bestehendes Paket des D-RAM (LPDDR) auf die Oberseite hinzufügt und externen Lohnherstellern erlaubt, Versammlung bereitzustellen.
InFO_oS (Aufsubstrat) kann mehrfache Würfel und die Wiederverteilungsschicht und seine microbumps einkapseln werden angeschlossen an das Substrat durch TSVs.
Dieses ist eine Technologie, die in der Produktion für über 5 Jahre gewesen ist und wird auf HPC-Kunden fokussiert. Von den technischen Details hat das Paket 5 RDL-Schichten auf dem Substrat mit 2um/2um L/S. Dieses lässt das Substrat eine größere Paketgröße, z.Z. 110mm x 110mm erzielen. Entsprechend TSMC plant die Firma, eine großere - Stoßneigung 130um C4 in der Zukunft zur Verfügung zu stellen
Was InFO_M anbetrifft, es ist ein Ersatz für InFO_oS mit mehrfachen Paketwürfeln und Wiederverteilungsschichten ohne das zusätzliche Substrat + TSV (fähig < 500mm=""> , nach zur Einführung von verpackendem TSMCs 2.5D, betreten wir ihre Verpackenwelt 3D. Unter ihnen ist eine Technologie des Paket-aufpakets 3D nannte Information-3D, das die microbumped Chips verwendet, die vertikal mit Wiederverteilung Schichten und TIVs integriert werden, mit einem Fokus auf mobilen Plattformen.

Wie gezeigt hat TSMC auch eine modernere Familie von den vertikal-Würfel-Staplungs-Paketen der Topologie 3D, die auf integrierten Chips“ bekannt sind als „Systeme (SoICs). Es verwendet direktes kupfernes Abbinden zwischen den Würfeln, um eine sehr gute Neigung zu erreichen.
Entsprechend TSMC hat die Firma zwei SoIC-Produkte - „Oblate-aufoblate“ (wow) und „Chip-aufoblate“ (KUH). Die wow-Topologie integriert eine komplexe Soc sterben auf der Oblate und stellt eine tiefe Struktur des Grabenkondensators (DTC) für die optimale Entkoppelung bereit. Stapel mehrfache Soc einer stirbt allgemeinere KUH-Topologie.
Die Verfahrenstechniken, die für SoIC-Versammlung passend sind, werden in der Tabelle unten gezeigt.

Entsprechend TSMC umfasst die das 3DFabric-Entwurfsunterstützung der Firma auch 3Dblox. Wie in der oberen rechten Ecke des Bildes des Gewebes gezeigt 3D oben, stellt sich TSMC eine komplexe System-inpaketentwurfsdurchführung vor, Technologie 3D SoIC zu kombinieren und 2.5D.

Wie bereits erwähnt ist dieser Entwurfsfluß sehr komplex und erfordert modernes thermisches, TIMING und SI-/PIanalyseflüsse (die vorbildliche Datenvolumen auch behandeln können). Um die Entwicklung dieser System-stufigen Entwürfe zu stützen, hat TSMC mit EDA-Lieferanten auf drei Hauptentwurfsflussinitiativen zusammengearbeitet:
Das erste von diesen schließt den Gebrauch von grobkörnigen feinkörnigen Plusmethoden für verbesserte thermische Analyse ein.

Zweitens arbeiten TSMC- und EDA-Riesen auch auf hierarchischer statischer Zeitanalyse zusammen. Lassen Sie ein einzelnes sterben, durch ein abstraktes Modell dargestellt zu werden, um die Komplexität der multi--corne Datenanalyse zu verringern.

Schließlich arbeiteten TSMC und der EDA-Riese auch mit dem dummen Mädchen des Vorderseitenentwurfsfaches zusammen. 2 zu helfen, die Vorderseitenentwurfsabteilung von komplexen Systemen zu beschleunigen, hat TSMC auch ein Programm durchgeführt, das genannt wird „3Dblox.“

Entsprechend TSMC ist das Ziel des Planes der Firma, das gesamte körperliche Verpackungssystem in modulare Komponenten aufzugliedern und sie dann zu integrieren. Wie gezeigt sind die Modulkategorien des Programms: Stöße/Bindungen, vias, Kappen, Interposer und Würfel.
Mit diesem Programm werden diese Module in jede mögliche Verpackungstechnik SoIC, CoWoS oder der Informationen integriert.
Von der bestimmten Anmerkung ist, dass TSMC an dem Ermöglichen von Entwürfen des Gewebes 3D, eine Vielzahl von EDA-Werkzeugen - d.h., unter Verwendung eines EDA-Verkäuferwerkzeugs, um den körperlichen Entwurf abzuschließen und (möglicherweise) unter Verwendung eines anderen EDA-Verkäuferproduktes zu verwenden, um Zeitanalyse zu stützen, Signal-Integritäts-/Energie-Integritäts-Analyse, thermische Analyse arbeitet.
3Dblox scheint, das Konzept von „Bezugsflüssen“ für SoCs zum folgenden Niveau genommen zu haben, wenn TSMC Interoperabilität zwischen EDA-Verkäufer-Datenmodelle und Formate fährt. ist Gesamtfähigkeit des flusses 3Dblox's in Q3 2022 verfügbar. (Die Einleitung, Schritt-dass ist, automatische Wegewahl von Wiederverteilungssignalen Information-ist die erste freigegeben zu werden eingeschaltet Eigenschaft.)
Offenbar wegen des erwarteten Wachstums 2.5D und 3D in den Konfigurationen, TSMC investiert schwer in moderner Verpackungstechnikentwicklung und (besonders) in den neuen Produktionsanlagen. Der Übergang vom HBM2/2e zur HBM3 Zweikanalsteuerung holt beträchtlichen Leistungsnutzen zu den Systemdesigns unter Verwendung Technologie CoWoS 2,5. Bewegliche Plattformkunden erweitern die Vielfalt von Multichipentwürfen der Informationen. Annahme von den komplexen Entwürfen 3DFabric, die Technologien 3D und 2.5D kombinieren, erhöht ohne Zweifel sich auch und setzt TSMCs Bemühungen, Gestaltungselemente „zu modularisieren“, um das verteilende System zu beschleunigen und ihre Bemühungen wirksam ein, dem Gebrauch von einer breiten Palette von EDA-Werkzeugen/-flüssen zu ermöglichen.
Verpackungstechnik-Grundlagen
Entsprechend TSMCs Definition gekennzeichnet der Vorderseitenchip, der Technologien wie Kuh (Chip-aufoblate) stapeln und wow (Oblate-aufoblate) zusammen als „SoIC“ d.h. System von integrierten Chips. Das Ziel dieser Technologien ist, Silizium-Chips zusammen zu stapeln, ohne die „Stöße“ zu verwenden, die auf Hinterintegrationswahlen gesehen werden. Hier schafft der SoIC-Entwurf wirklich die Verpfändungsschnittstelle, damit das Silikon auf das Silikon gesetzt werden kann, als ob es ein Einzelstück des Silikons war.
Entsprechend TSMCs offizieller Einleitung stellt der das SoIC-Leiter der Firma den innovativen Vorderseiten-Interchip 3D zur Verfügung, der Technologie für Wiedereingliederung von den kleinen Chips stapelt, die vom System-aufchip (Soc) geteilt werden. Der abschließende integrierte Chip übertrifft die ursprüngliche Soc im Hinblick auf Systemleistung an Leistung. Er liefert auch die Flexibilität, andere Systemfunktionen zu integrieren. TSMC merkte, dass der SoIC-Leiter die ständig steigenden Datenverarbeitungs-, Bandbreiten- und Latenzanforderungen in den Wolken-, Vernetzungs- und Randanwendungen anspricht. Es stützt Kuh- und wow-Entwürfe, die ausgezeichnete Entwurfsflexibilität liefern, wenn sie verschiedene Chipfunktionen, Größen und Technologieknoten mischen und zusammenbringen.
Speziell TSMCs ist SoIC-Technologie eine sehr starke Methode des Stapelns von mehrfachen Würfeln in „3D Bausteine“ (alias „3D Chiplets“).
Heute sind SoICs zu ungefähr 10.000 sich untereinander verbindet pro Quadratmillimeter Raum zwischen vertikal Staplungschips fähig. Aber die Ansicht ist, dass diese Arbeit in Richtung zu 1 Million sich untereinander verbindet pro Quadratmillimeter entwickelt. Enthusiasten 3D-IC haben nach einer IC-Verpackungsmethode gesucht, die solcher Geldstrafe sich untereinander verbindet ermöglicht und weiter Formfaktor verringert und Bandbreitenbeschränkungen entfernt und thermisches Management in den Würfelstapeln vereinfacht, und große Integrierung, in hohem Grade parallele Systeme die in sie.
Entsprechend TSMC ist eins des Nutzens von SoIC seine thermische Leistung. Jedoch ist das abwärts gerichtete dieser SoIC-Technologien, dass die Staplungsentwürfe in Verbindung mit einander entworfen sein müssen. Dennoch microbumping Technologie wie EMIB-Arbeiten auf eine Art, die eine Reihe Chips technisch zusammen anschließen kann. Mit SoIC-Technologien wie KUH und WOWO, wird der Entwurf von Anfang an geregelt.
Noch ist TSMC scharf, seinen SoIC-Chip zu verbessern, der Fähigkeiten stapelt. Entsprechend TSMCs Planung, ist dieses eine Schlüsseltechnologie für ihre zukunftsorientierte Integration, die über die letzte Durchführung des Interposers oder der stapelnde Chip hinausgeht, weil sie erlaubt, dass Silizium-Chips gestapelt werden, ohne irgendwelche Mikrostöße zu verwenden, aber direkt die Metallschicht des Silikons zum Silizium-Chip ausgerichtet und verpfändet ist.
Eine andere verhältnismäßig einfache Lösung, beim Verpacken ist, zwei Silizium-Chips in einem Paket anzuschließen. Gewöhnlich wird dieses mit zwei Siliziumscheiben nebeneinander, mit mehrfachen Verbindungen getan. Das meiste Vertraute zu die meisten ist die Interposermethode, die ein großes Stück Silikon unter alle verbundenen Würfel setzt, und ist ein schnelleres Wegesuchverfahren als die Spuren durch das PWB-Paket einfach, legend.
Ähnlich ist eine andere Annäherung, einen Interposer im PWB gerade einzubetten, um ein Besonderen anzuschließen sterben zu anderen (dieses ist, was Intel seine eingebettete Multi-Würfel-Verbindungs-Brücke oder EMIB nennt).
Das Drittel ist direkte Würfel-zuwürfelStapelablage, jedoch wegen des Gebrauches von microbumps zwischen den zwei Siliziumscheiben, ist dieses zu der SoIC-Durchführung unterschiedlich, die über erwähnt wird - das SoIC verwendet die Verpfändung. Praktisch alle Durchführungen in TSMCs Produkten in der zweiten Hälfte des Jahres basieren auf microbumps, während diese das bessere Mischen zulässt und das Zusammenbringen von Szenario zwischen verschiedenen Chips nach jedem Chip fabriziert wird, aber erhalten nicht die Dichte, die SoIC-Angebote oder Energievorteil.
Deshalb hat es moderne Verkapselung „des Nachsegments“ genannt. Dieses ist, wie GPUs mit HBM-Fähigkeiten eingeführt werden.
Viel ermöglichte HBM GPUs haben ein GPU sterben, einige HBM-Würfel, ganz gesetzt auf einen Interposer. GPUs und HBMs werden durch verschiedene Firmen (und sogar unterschiedliches HBMs kann verwendet werden), gemacht, und Silikoninterposer können anderswo hergestellt werden. Dieser Silikoninterposer kann passiv (enthält keine Logik, gerade Würfel-zuwürfelwegewahl) oder aktiv sein und kann für bessere Netzverbindungen zwischen Chips bestimmt sein, wenn er gewünscht wird, obgleich dieser bedeutet, dass der Interposer Energie verbraucht.
TSMCs ist GPU ähnliche Interposerstrategie CoWoS (Chip-auf-Oblate-aufsubstrat) in der Vergangenheit genannt worden. Als Teil 3DFabric hat CoWoS jetzt drei Varianten, geteilt durch Durchführung:

Der Standard, dass jeder mit vertraut ist, wird CoWoS-S genannt, in dem S für Silikon-Interposer steht. Die Beschränkung von CoWoS-S ist die Größe des Interposers, basiert die Beendigung normalerweise auf einer Prozess- oder ähnlichen Herstellung 65nm. Da Interposer monolithische Siliziumscheiben sind, müssen sie ähnlich fabriziert werden und da wir in die chiplet Ära umziehen, Kunden sind das Verlangen größer und größere Interposer, das TSMC bedeutet, müssen sein, sie herzustellen (und hohe Erträge liefern).
Traditionelle Chips werden durch die Größe des Fadenkreuzes, eine grundlegende Beschränkung innerhalb der Maschine, die Größe von einer Schicht begrenzt, die auf einem einzelnen Fall „gedruckt werden kann“. Um Fadenkreuz-groß Produkten zu ermöglichen, hat TSMC multi-Fadenkreuz-groß Interposertechnologie entwickelt um diese Produkte zu vergrößern. Basiert auf TSMCs eigenem Schaltplan, erwarten wir CoWoS-Durchführungen im Jahre 2023, um herum viermal als das Fadenkreuz größer zu sein und gewähren mehr als 3000mm2 des aktiven Logiksilikons pro Produkt.
Das Informationspaket lässt den Chip „heraus auflockern“, um zusätzliche Verbindungen über dem Standardsoc-Grundriss hinaus hinzuzufügen. Dies heißt, dass, während der Chiplogikbereich klein sein kann, der Chip größer als die Koinzidenzschaltung ist, alle notwendigen Stift-herausverbindungen unterzubringen. TSMC hat Informationen jahrelang angeboten, aber mit der Unterstützung von 3DFabric, bietet es jetzt verschiedene Arten von informationsbezogenem Inpaketzusammenhang an.
Die Verpackungstechnik von TMSC kann im gleichen Produkt auch kombiniert werden. Indem man beide Vorderseiten- (SoIC) und die Backend (Informationen) verpackend, können Kategorien einführt des neuen, Produktes fabriziert werden. Die Firma machte ein Modell so:

Anscheinend bietet TSMC die Kunden an, die Wahlen in den kommenden Jahren verpackt werden. Ihr Hauptkonkurrent in diesem Bereich scheint, Intel zu sein, das gewesen ist, sein EMIB und Foveros-Technologien in einigen gegenwärtigen Produkten und in einigen bevorstehenden Produkten einzuführen. TSMC profitiert von dem Arbeiten mit mehr Projekten und Kunden.